[发明专利]用于存储器接口偏移信令的方法和装置

说明书

技术领域

本公开一般涉及存储器接口电路。更为具体地，本公开涉及存储器接口中的串扰和噪声的减少。

背景技术

在诸如低功率双倍数据率(LPDDR)存储器和双倍数据率(DDR)存储器之类的源同步存储器接口中，串扰和功率分配网络(PDN)噪声是关键的性能瓶颈。可使用眼图分析技术来观察存储器接口的性能，在眼图分析技术中眼图孔径的尺寸指示出穿过该接口的信号完整性。串扰和PDN噪声可能限制存储器接口的最大可达成频率(fmax)。可将这种效果视为对眼图上眼孔径的尺寸的限制。

当前通过增加信号路由线路之间的间距以及通过在路由线路末端使用端接来实现串扰噪声的减少。这种技术增加了存储器接口所使用的面积。当前通过改变电源路由线路、接地面设计、增加解耦电容或者通过诸如举例来说数据总线倒置(DBI)等其他技术来实现PDN噪声的减少。这些技术增加了芯片设计的复杂性，且还可能增加存储器接口的面积。

发明内容

根据本公开的一方面的存储器接口方法包括将操作延迟施加于存储器接口波形的数据信道的仅第一组位，以及将经延迟的第一组位传送穿过存储器接口。根据本公开的该方面，所述方法还包括将所述数据信道的第二组位传送穿过所述存储器接口。所述第一组位与所述第二组位在所述数据信道上交织。

根据本公开的另一方面的存储器接口包括用于将操作延迟施加于存储器接口波形的数据信道的仅第一组位的装置，以及用于将经延迟的第一组位传送穿过存储器接口的装置。根据该方面，所述存储器接口还包括用于将所述数据信道的第二组位传送穿过所述存储器接口的装置。所述第一组位与所述第二组位在所述数据信道上交织。

根据本公开的又一方面的存储器接口包括耦合于数据信号的第一组位的第一数据路径，耦合在所述第一数据路径和第一锁存器之间的第一可变延迟电路，以及耦合在所述数据信号的第二组位与第二锁存器之间的第二数据路径。根据该方面，所述存储器接口还包括耦合于第一选通信号的第一选通路径，耦合在所述第一选通路径与所述第一锁存器之间的第二可变延迟电路，以及耦合于所述第一选通信号和所述第二锁存器之间的第二选通路径。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图说明

在结合附图理解下面阐述的详细描述时，本公开的特征、本质和优点将变得更加明显，在附图中，相同附图标记始终作相应标识。

图1A解说写方向中的存储器接口的示例的示意图。

图1B解说读方向中的存储器接口的示例的示意图。

图2是解说存储器接口信号的定时的图表。

图3是解说存储器接口的性能的眼图。

图4是在概念上解说根据本公开的各方面在存储器接口中经相位延迟的信号与未经相位延迟的信号的交织的框图。

图5A是根据本公开的各方面的写方向中的存储器接口的示意图。

图5B是根据本公开的各方面的读方向中的存储器接口的示意图。

图6是解说根据本公开的各方面的存储器接口的性能的眼图。

图7是解说根据本公开的一方面的用于配置存储器接口的方法的过程流图。

图8是解说根据本公开的一方面的用于在存储器接口中确定和设置可变延迟的方法的过程流图。

图9示出其中可有利地采用本公开的配置的示例性无线通信系统。

图10是解说根据本公开的一个方面的用于半导体组件的电路、布图以及逻辑设计的设计工作站的框图。

具体实施方式