[发明专利]可配置垂直集成

说明书

三维集成电路[3DIC]变成用于较低成本较高性能较小物理大小的集成电路的制造中的根本增强的极重要的技术。可能存在用于制作3D集成电路的若干种方法，所述方法产生单个集成电路层或2D集成电路层的堆叠及任选地与例如MEMS或无源电路层等其它电子装置的组合。目前用于堆叠个别电路层或裸片的这些方法通常将使用已在被薄化且然后从其上形成有其的半导体晶片切割之前以某种方式进行测试或质量鉴定的电路层。此电路裸片或如在本文中随后将称作电路层有时可称为KGD[已知良好裸片]。置于电路层上的KGD表征是电路层合格率的指示且在KGD电路层经堆叠以形成3DIC时，所得3DIC的可能合格率显著增强。

可配置垂直集成[CVI]3D集成电路是通过堆叠个别电路层[裸片]或电路晶片而制作的，其中电路晶片通常包括具有某些数目个个别电路裸片的阵列。可堆叠电路晶片，且然后从此晶片堆叠以与将二维[2D]IC从单个电路晶片切削的非常相同的方式从所述晶片堆叠切割或切削3D堆叠式IC。

CVIIC可描述为囊封硬件系统的硬件系统。CVIIC经设计以可在其初始制造测试质量鉴定或合格率确定期间或在其寿命周期的任何时间停用CVIIC的大部分电路部分的方式操作。CVIIC的合格率是通过以下各项验证的：外部或内部测试方法及构件，其通过启用每一CVI电路层上的电路部分；数种可能渐进式逐步测试及电路有效性评估方法，其中记录CVIIC有缺陷电路部分，使得不在后续CVIIC使用中启用所述有缺陷电路部分。电路部分优选地经设计以在面积上较小以提高其个别合格率概率，且优选地具有一或多个等效对应部件，使得如果一或多个电路部分确定为有缺陷，那么CVIIC仍将以可接受操作规格的某一可接受度生产为有用集成电路及经济效用。CVI发明提供用于实现容错及高利用性3DIC实施例的实施方案的方法及构件。

CVI发明的合格率增强能力提供用以借助3DIC达成经济上可接受的合格率的方法及构件，所述3DIC具有与可借助单个2DIC达成经济上可接受的合格率相比具有较高电路密度。CVIIC并不具有其可包括的电路层的数目限制。CVI发明允许其中电路层的数目超过10、30或50的任意大CVIIC的合格率。

技术领域

本发明涉及用于堆叠式或三维集成电路的合格率增强的方法及构件。

背景技术

二维[2D]集成电路[IC]一般来说经设计不具有合格率增强的能力，设计为并入到2D集成电路的设计或操作中的有源或无源构件。用于达成2D电路的合格率增强或经济上可接受的合格率的主要手段是半导体处理技术。然而，存在众所周知的例外，例如DRAM或快闪存储器电路及FPGA[现场可编程门阵列]电路，且在这些电路中除了使用处理技术以外，也通过以下各项来实施合格率增强：首先测试2DIC，然后通过手动或外部干预手段停用2DIC的有缺陷部分。可用与有缺陷部分相同的备用或冗余电路部分来替换有缺陷电路部分，且此类有缺陷电路部分消除与2DIC一起使用，其中有缺陷部分的使用损失不会将2DIC的操作容量减小为低于某一预设最小规格。

实现目前的2DIC的合格率的目前主要的手段是用于2DIC的制作中的制造过程。半导体制造处理技术试图将半导体晶片上的不含缺陷的2DIC的合格率或数目最大化。晶片是用于半导体IC制造过程合格率的基本测量单位，通过使不含缺陷的2DIC的数目除以晶片上的2DIC的总数目来计算半导体过程合格率。

一般来说，用于这些2DIC中的合格率增强电路称为重新配置电路。此重新配置电路仅在IC的测试期间用作制造过程的一部分，且可由熔丝或反熔丝电路组成，所述熔丝或反熔丝电路永久地改变IC的互连结构，使得其能够以与其设计规格一致的不含缺陷的方式起作用。还可出于隔离有缺陷电路部分的目的通过使用激光来切割互连件来达成这些IC的重新配置。然而，在所有情形中，总体来说通过首先对这些IC执行功能测试来完成所述IC的重新配置，其中IC中除了任何备用电路部分以外的所有电路部分被执行或带入到操作中。出于此论述的目的，重要的是注意当前IC测试手段并不通过测试IC的子部分来测试2DIC。2DIC的测试是通过外部测试装备来执行且所述测试确定然后现有电路缺陷的存在及这些缺陷是否可通过使用电路的重新配置或通过用可用备用电路部分来替换有缺陷电路部分而校正。一旦实施重新配置过程，便再次测试2DIC。2DIC的此测试及重新配置方法为静态方法且仅结合外部测试装备完成且仅作为IC的制造过程的一部分完成，且通常一旦IC针对其既定应用安装于电子组合件中，便不重复或无法重复。