[发明专利]在通过间隔物蚀刻技术形成的沟槽中形成栅栏导体

说明书

技术领域

本发明涉及半导体集成电路(IC)制作，且更特定来说涉及在半导体裸片(例如，集成电路裸片)的制作期间在其中形成导电线的次光刻图案。

背景技术

已通过可用的光刻工艺限制用于半导体裸片中的有源元件(例如，晶体管)的互连的经图案化导电线的大小的减小。随着由形成半导体裸片上的晶体管的光刻遮蔽工艺的改进引起的这些晶体管的数目增加，必须互连这些大小逐渐减小的晶体管的导电线已无法在大小上与渐小晶体管成比例地减小。

发明内容

因此，需要一种在不限制可用于制造半导体集成电路的光刻工艺的情况下减小经图案化导电线的大小的方式。

根据一实施例，一种用于在半导体集成电路裸片中形成栅栏导体的方法可包括以下步骤：将第一电介质沉积在半导体衬底的一面上；在所述第一电介质中形成至少一个沟槽；将牺牲膜沉积在所述第一电介质上，包含沉积在所述至少一个沟槽的壁及底部上；从所述第一电介质的一面及所述至少一个沟槽的所述底部移除所述牺牲膜的部分，其中牺牲膜仅保留在所述至少一个沟槽的所述壁上；将第二电介质沉积在所述至少一个沟槽的所述壁上的所述牺牲膜之间；移除所述第一电介质及所述第二电介质直到可在所述第一电介质与所述第二电介质之间暴露所述牺牲膜的顶部部分为止；移除所述第一电介质与所述第二电介质之间的所述牺牲膜，从而在其中留下至少两个窄沟道；将导电材料沉积在所述第一电介质及所述第二电介质的所述面上并沉积到所述至少两个窄沟道中；及移除所述导电材料的在所述第一电介质及所述第二电介质的所述面上的部分直到可仅在所述至少两个窄沟道中暴露所述导电材料的顶部为止。

根据所述方法的又一实施例，在所述移除所述导电材料的在所述第一电介质及所述第二电介质的所述面上的部分的步骤之后，所述方法可进一步包括将所述导电材料的在所述至少两个窄沟道中的部分分离成独立栅栏导体的步骤。根据所述方法的又一实施例，在所述从所述第一电介质的所述面及所述至少一个沟槽的所述底部移除所述牺牲膜的部分的步骤之后，所述方法可进一步包括从所述至少一个沟槽的所述壁的部分移除所述牺牲膜的步骤。

根据所述方法的又一实施例，所述沉积所述第一电介质的步骤可包括在所述半导体衬底的所述面上将所述第一电介质沉积到从约100纳米到约2000纳米的厚度的步骤。根据所述方法的又一实施例，所述形成所述至少一个沟槽的步骤包括在所述第一电介质中将所述至少一个沟槽形成到从约100纳米到约2000纳米的深度的步骤。根据所述方法的又一实施例，所述形成所述至少一个沟槽的步骤包括在所述第一电介质中形成具有从约100纳米到约2000纳米的宽度的所述至少一个沟槽的步骤。根据所述方法的又一实施例，所述沉积所述牺牲膜的步骤包括将所述牺牲膜沉积到从约100纳米到约2000纳米的厚度的步骤。根据所述方法的又一实施例，所述沉积所述第二电介质的步骤包括将所述第二电介质沉积到从约100纳米到约2000纳米的厚度的步骤。

根据所述方法的又一实施例，所述牺牲膜可选自由以下各项组成的群组：SiN、SiO₂及SiO_xN_y。根据所述方法的又一实施例，所述导电材料可选自由以下各项组成的群组：Al、Ag、Au、Fe、Ta、TaN、Ti及TiN。根据所述方法的又一实施例，所述导电材料包括铜(Cu)。

根据所述方法的又一实施例，将势垒层沉积在所述至少一个窄沟道中的步骤可在所述将所述导电材料沉积在其中的步骤之前。根据所述方法的又一实施例，所述分离所述导电材料的部分的步骤可包括借助反应离子蚀刻(RIE)分离所述导电材料的部分的步骤。根据所述方法的又一实施例，所述RIE可为侵蚀性的。根据所述方法的又一实施例，所述方法可包括用电介质填充通过所述RIE形成的间隙及对其进行化学机械平面化(CMP)抛光的步骤。

根据另一实施例，一种半导体裸片可包括：半导体衬底；第一电介质，其在所述半导体衬底的一面上；至少一个沟槽，其在所述第一电介质中；至少两个窄沟道，其在所述至少一个沟槽中，由在所述至少一个沟槽的壁上的牺牲膜及第二电介质形成，其中所述第二电介质填充所述至少一个沟槽的所述壁上的所述牺牲膜之间的空间，且借此可移除所述牺牲膜从而形成所述至少两个窄沟道；及导电材料，其填充所述至少两个窄沟道；其中所述至少两个窄沟道中的所述导电材料可经分离并用作栅栏导体以连接所述半导体裸片的有源元件。