[发明专利]电压调节器

说明书

技术领域

本发明涉及电压调节器，更详细而言，涉及相位补偿电路的尺寸缩小。

背景技术

图2是以往的具备相位补偿电路的电压调节器。

分压电路106将电压调节器的输出电压V_OUT分压，输出反馈电压V_FB。差动放大电路104将基准电压电路103的基准电压V_REF和反馈电压V_FB之差放大。作为第2放大电路的由MOS晶体管107构成的源极接地放大电路将其输出放大，控制输出晶体管105的栅极/源极间的电压。由电阻108和电容109构成的相位补偿电路连接在MOS晶体管107的栅极与漏极之间。

在输出电压V_OUT低，即反馈电压V_FB比基准电压V_REF低的情况下，差动放大电路104的输出为高电压，MOS晶体管107截止。由于栅极/源极间的电压变大，因此输出晶体管105导通，进行控制使得输出电压V_OUT变高。

在输出电压V_OUT高，即反馈电压V_FB比基准电压V_REF大的情况下，差动放大电路104的输出为低电压，MOS晶体管107导通。由于栅极/源极间的电压变小，因此输出晶体管105截止，进行控制使得输出电压V_OUT变低。

一般情况下，为了提高电压调节器的响应性，需要使频带变宽。以往的电压调节器与由输出晶体管105构成的源极接地放大电路相对应地，整体上采取电压3级放大电路结构。由于电压3级放大电路容易引起相位延迟180度以上，因此，附加相位补偿电路(例如，参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2004-62374号公报

发明内容

发明要解决的课题

但是，在以往的电压调节器中，在输出晶体管105的栅极电容大的情况下，为了确保相对于振荡的稳定性，相位补偿电路的电容109的电容值需要成为与输出晶体管105的栅极的电容值同等以上的大小。

此外，在使电源电压在高电压下动作的情况下，在由于电压调节器的稳定状态以外的动作，而使得差动放大电路104的输出为最大电压或最小电压的状态下，电容109的两端被施加了高电压。因此，为了不发生氧化膜破坏，需要使电容109为高耐压电容。

由于高耐压电容的氧化膜厚较厚，因此，每单位面积的电容值非常小，要想使电容值变大，需要增大面积。因此，存在如下课题：芯片面积增大、成本增加。

用于解决课题的手段

为了解决上述课题，本发明的电压调节器并联地具备电压限制电路和电容，该电压限制电路将施加到相位补偿电路的电容两端的电压限制为不达到规定值以上。

发明效果

根据本发明的电压调节器，由于能够使用每单位面积的电容值大且氧化膜厚较薄的电容来作为相位补偿电路的电容，因此，能够实现芯片面积的减小。

附图说明

图1是示出本实施方式的电压调节器的电路图。

图2是示出以往的电压调节器的电路图。

具体实施方式

图1是示出本实施方式的电压调节器的电路图。

本实施方式的电压调节器具备基准电压电路103、差动放大电路104、MOS晶体管107、恒流源113、作为相位补偿电路的电阻108及电容109、分压电路106、输出晶体管105以及电压限制电路200。电压限制电路200由二极管201及202构成。

接下来，对本实施方式的电压调节器的连接进行说明。

基准电压电路103的输出端子与差动放大电路104的同相输入端子连接。输出晶体管105设置在电源端子101与输出端子102之间。分压电路106设置在输出端子102与接地端子100之间，分压电路106的输出端子与差动放大电路104的反相输入端子连接。差动放大电路104的输出端子与MOS晶体管107的栅极连接。形成源极接地放大电路的MOS晶体管107和恒流源113在电源端子101与接地端子100之间串联连接，输出端子与输出晶体管105的栅极连接。由串联连接的电阻108和电容109形成的相位补偿电路连接在MOS晶体管107的栅极与漏极之间。在电压限制电路200中，二极管201和202彼此的阴极相连接，各自的阳极与电容109的两端连接。

接下来，对本实施方式的电压调节器的动作进行说明。