[发明专利]具有位单元和逻辑单元划分的单片式三维(3D)随机存取存储器(RAM)阵列架构

说明书

优先权申请

本申请要求于2013年7月11日递交的并且名称为“AMONOLITHICTHREEDIMENSIONAL(3D)STATICRANDOMACCESSMEMORY(SRAM)ARRAYARCHITECTUREWITHBITCELLANDLOGICPARTITIONING”的美国临时专利申请序列号61/845,044的优先权，通过引用的方式将其全部内容并入本文。

本申请还要求于2013年8月28日递交的并且名称为“AMONOLITHICTHREEDIMENSIONAL(3D)RANDOMACCESSMEMORY(RAM)ARRAYARCHITECTUREWITHBITCELLANDLOGICPARTITIONING”的美国专利申请序列号14/012,478的优先权，通过引用的方式将其全部内容并入本文。

技术领域

本公开内容的技术总体上涉及用于与计算设备一起使用的存储器单元。

背景技术

移动通信设备在当今社会中已经变得常见。这些移动设备的流行部分地由现在在这样的设备上实现的许多功能来推动。对这样的功能的需求增加了处理能力要求，并且生成了对更强大的电池的需求。在移动通信设备的外壳的有限空间内，电池与处理电路竞争。对外壳内的空间的竞争和其它因素对组件的持续微型化和电路内的功耗起作用。

与微型化压力并存的，存在减小移动通信设备内的电压电平的压力。减小的电压电平延长电池寿命并且减小移动设备内的热量生成。虽然存在减小电压电平的压力，但是具有对相应较大电压电平的需求的越来越大的存储器块的出现提供了相反的压力。在许多实例中，这些存储器块是由随机存取存储器(RAM)制成的，以及更特别地是由静态RAM(SRAM)制成的，所述静态RAM在位线和字线上具有操作电压以针对来自存储器位单元的读取命令和去往存储器位单元的写入命令执行行存取和列存取。位线和字线的长度负面地影响存储器单元阵列内的所要求的电压电平。也就是说，在大型阵列中，位线或字线的长度可能引入足够的电容值或电阻值来使远处的位单元处的电压减小到这样的电平：所期望的低的操作电压不足以操作远处的位单元处的晶体管。

发明内容

在具体实施方式中公开的实施例包括具有位单元和逻辑单元划分的单片式三维(3D)存储器单元阵列架构。提出了一种3D集成电路(IC)(3DIC),其将所述存储器单元的元件折叠或者以其它方式堆叠到所述3DIC内的不同层中。在示例性实施例中，所述3DIC是具有耦合不同层中的元件的单片式层间通孔(MIV)的单片式3DIC。在示例性实施例中，以“蝶形”排列的方式来排列所述位单元——之所以这么称呼是因为所述位单元是在所述控制逻辑单元‘胸腔’的任一侧上的‘翅膀’。所述3DIC的每个层具有存储器单元以及在其中包括全局块控制逻辑单元的存取逻辑单元。通过将每个层中的所述存取逻辑单元和全局块控制逻辑单元与所述存储器单元放置在一起来缩短针对每个存储器单元的位线和字线的长度，这允许有减小的电源电压并且通常减小所述存储器设备的总占用空间。

在这点上，在一个实施例中，提供了一种3D随机存取存储器(RAM)。所述3DRAM包括第一3DIC层。所述第一3DIC层包括被布置在所述第一3DIC层中的第一RAM数据存储体。所述第一3DIC层还包括被布置在所述第一3DIC层中的第二RAM数据存储体。所述第一3DIC层还包括第一RAM存取逻辑单元，其包括在所述被布置在所述第一3DIC层中的第一RAM数据存储体和所述被布置在所述第一3DIC层中的第二RAM数据存储体之间布置的第一全局块控制逻辑单元，所述RAM存取逻辑单元被配置为控制对所述被布置在所述第一3DIC层中的第一RAM数据存储体和所述被布置在所述第一3DIC层中的第二RAM数据存储体的数据存取。所述3DRAM还包括第二3DIC层。所述第二3DIC层包括被布置在所述第二3DIC层中的第一RAM数据存储体。所述第二3DIC层还包括被布置在所述第二3DIC层中的第二RAM数据存储体。所述第二3DIC层还包括第二RAM存取逻辑单元，其包括在所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中的第二RAM数据存储体之间布置的第二全局块控制逻辑单元，所述第二RAM存取逻辑单元被配置为控制对所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中的第二RAM数据存储体的数据存取。