[发明专利]用于在可重构平台中解码数据流的方法和设备

说明书

本发明的实施方案提供了一种解码设备(10)，其实施在集成电路上，其用于解码以给定的数据表示格式所接收的市场数据输入流。该解码设备包括建立在有限状态机(41)周围的引擎(4)，引擎(4)从至少一个描述文件(5)生成并且被配置为在有限状态机的当前状态下执行下列步骤：i)将市场数据输入流分割为多个令牌并且读取令牌集，ii)在内部寄存器中累积所读取的令牌集，iii)跟据涉及在内部寄存器中累积的令牌的条件，从在内部寄存器中累积的令牌生成输出指令，以及iv)基于触发条件选择有限状态机的下一个状态。

技术领域

本发明大致上涉及一种用于处理市场数据的数据处理系统，更具体而言，本发明涉及一种用于在可重构平台中解码数据流的方法和设备。

背景技术

随着在金融业中的对于更快地处理大量数据的需求的增长，基于依赖通用CPU的集群的数据处理系统显示出了很多限制。实际上，即使集群方法涉及廉价的硬件并且提供简化的研发工具，其也具有很多随着对于高性能计算的需求增加而更加显著的限制：高电力消耗、昂贵的维护成本、数据中心所需的大量空间。此外，集群所获得的整体性能并不随集群数量成比例地增加。不同于集群方法，使用有限数量的配备有FPGA的机器的、基于FPGA的数据处理系统能够以大吞吐量来并行执行复杂的任务。因此，该硬件方案对于金融和投资业领域中的应用的研发尤其适用，在这些领域中，快速计算是保持竞争力的关键。

FPGA(acronym for Field-programmable gate array，现场可编程门阵列的缩写)指的是可以在制造之后进行配置的集成电路。该配置一般指定为使用“硬件描述语言”(Hardware description language，HDL)。FPGA包含大量的可编程逻辑部件(“逻辑块”)，以及使得这些块能够“连线在一起”的可重构的互联的体系。逻辑块可以被配置为执行复杂组合逻辑，或仅执行简单的基本逻辑运算(布尔AND、OR、NAND、XOR等)。因为FPGA可以执行并行计算，所以仅仅在几个时钟周期内，对于多个独立的输入，可以同时执行相同的算法。因此，FPGA尤其适于非常块地执行复杂计算。

基于这些原因，越来越多的市场数据处理系统使用FPGA来设计。

现有的市场数据处理系统从外部源(例如交易所)接收数据，向其订阅者(例如，在工作站的交易商)发布感兴趣的金融数据，并且将交易数据发送到各个交易所或其他场所。

这些市场数据处理系统一般包括至少一个解码器，其与用于处理以给定格式(FAST、FIX、二进制)的实时数据流的供给源进行交互，并且对其进行解码，将数据流从特定源的格式转换为内部格式(数据标准化过程)。根据每个数据供给中的消息结构，解码器以特定的操作处理每个域值(field value)，将缺失数据填充以其在缓存中记录的值和状态，并且将其映射到系统所使用的格式。

当前，输入数据流的解码由软件或硬件执行，其执行方式是纯粹顺序的，而不进行任何并行化。现有的以软件执行解码的解码器经常受制于带宽限制，这是因为解码器的处理器不能足够快地解码数据包。这是由于，软件解码器需要解码每个消息以确定其是否涉及有关应用的证券(instrument)。此外，当以硬件进行剩下的处理时，需要两种从硬件到软件以及从软件到硬件的转移。相比于典型的处理时间，这些转移非常耗时，而且增加了大量的延迟。

在最近过去的几年，市场数据速率大大增长，峰值接近一百万个消息每秒。随着市场数据速率持续增长，高速、极低延迟且可靠的市场数据处理系统对于金融机构的成功变得愈发重要。具体而言，当前存在着对于提供下述高性能解码器的需求：其使用不依赖于所处理的市场的标准化指令，能够处理上至10Gb/s的供给至订单管理核心的市场数据，同时仍具有最低的可能延迟。

此外，市场数据格式，尤其是FAST中的市场数据格式，演化得十分频繁。这对于传统的软件解码器并不产生任何重大的问题，通常可以容易地修改软件解码器。对于FAST格式，交易所提供了更新的模板文件，并且软件动态地加载该文件，或者软件的代码(或代码的一部分)自动地从这些模板再生成。