[发明专利]缓和应力的无定形SiO2中间层

说明书

一种在III‑N层和硅衬底之间形成REO介电层和无定形Si层的方法。该方法包括在衬底上沉积单晶REO。单晶REO在邻近衬底处具有与衬底的晶格常数匹配的晶格常数，并且在邻近上表面处具有与选择的III‑N材料匹配的晶格常数。在REO上形成无定形Si均匀层。在外延生长所需的温度下在无定形Si层上沉积第二层REO，所述外延生长所需的温度使无定形Si层结晶并且在将第一层REO的被选III‑N材料的晶格常数转移至第二层REO后将晶体硅转化为无定形硅，并且被选III‑N材料的单晶层被沉积在第二层REO上。

技术领域

本发明一般地总体涉及在硅晶片上的单晶稀土氧化物层之间的无定形二氧化硅的形成。

背景技术

已经发现，在许多光电应用场合中，III-N材料是理想的半导体材料。如本领域所知，III-N半导体材料必须被提供为晶体或单晶形态，以用于作为制造各种光电器件的最有效且有用的基底。此外，因为在硅半导体产业所发展的广泛背景和技术，以及电子电路的集成更为容易，因此单晶III-N半导体材料最便于在单晶硅晶片上形成。然而，如果在(111)取向的硅上生长c轴，则在硅和诸如GaN这样的III-N材料之间的晶格常数不匹配度为17％。此外，在诸如GaN这样的III-N 材料之间的热膨胀差为56％。这两种因素都导致残留应力，由此导致结构中的结构缺陷和机械损伤(例如，裂缝)。

在硅衬底和III-N层之间设置可以吸收应力的缓冲层将有助于解决该问题。已经在美国提交了若干在审专利申请，其中，在硅衬底上生长稀土氧化物，以用作用于后续III-N半导体材料生长的应力工程设计缓冲层(stress engineered buffer layer)。这些在审美国专利申请中的两个申请为：2011年10月21日提交的13/278,952号申请，名称为“用于硅上III-N的应变弥补REO缓冲区”Strain Compensated REO Buffer for III-N onSilicon)；和2012年3月20日提交的61/613,289 号申请，名称为“REO模板上的III-N成核”(Nucleation of III-N on REO Templates)，通过引用使它们包含在本文中。

虽然稀土氧化物(REO)应力工程设计缓冲层可以将应力降低至可控水平，但通过在硅衬底和稀土氧化物缓冲区之间包含无定形二氧化硅层可以便于降低或基本上消除应力。二氧化硅为无定形材料，并且在高于500℃的温度下具有低粘度，所述低粘度导致应力松弛，这从在冷却硅异质结构上的GaN(III-N材料)期间的热应力的观点来看是关键的。一个主要问题是无定形二氧化硅层的形成必须在生长单晶 REO缓冲区期间发生，因为在无定形硅层上生长REO将产生多晶REO 缓冲区，其不适合用于单晶III-N生长。

存在可能形成二氧化硅界面层的若干方法，但所有方法都具有严重缺点。在第一方法中，在REO生长期间可以提供富氧气氛。该方法的一些问题是在该工艺期间需要高氧压，其不利于腔体(chamber)中的MBE部件的使用寿命，并且SiO_x层对于充分进行应力释放而言厚度不够。在第二方法中，在硅衬底上生长REO层，随后在氧气氛中对该结构退火。在2010年8月31日公布的题目为“半导体晶片及其制造工艺(Semiconductor Wafer andProcess for its Production)”的美国专利7,785,706及其同名的美国公开2010/0221869，描述了该类型的一种方法。这种方法的一个问题是，二氧化硅仅在界面处形成，并且很难控制这种形成，氧化需要较长时间、温度和/或高氧压，因为硅的氧化是扩散受限的过程，这意味着随着二氧化硅层的厚度增加，氧化变得更慢。硅衬底的氧化在界面的外边缘处开始，并且向内扩散且进一步进入硅衬底，使得几乎不可能制造具有均匀厚度的无定形硅层。

因此，对现有技术中固有的前述和其它缺陷进行改良将是非常有利的。

发明内容