[发明专利]用于基于存储器模块中的选通信号来训练控制信号的方法

说明书

存储器控制器向存储器模块传送控制信号，其中，存储器控制器连续地向存储器模块传送时钟信号。存储器控制器通过迭代地分析选通信号来确定相对于时钟信号对控制信号的调整。

背景技术

个人计算机和服务器行业可要求跨许多工作负荷类型的性能增益以便具有竞争力。使用各种机制来提供这些性能增益水平，包括例如核计数增加和存储器尺寸/带宽/等待时间改善。存储器改善可采取更快的动态随机存取存储器（DRAM）、更高的双倍数据速率（DDR）总线频率、更大容量的双列直插存储器模块（DIMM）、每个通道更多的DIMM以及其他优化的形式。存在由JEDEC固态技术协会定义的许多DDR标准，诸如2012年9月公布的双倍数据速率第四代（DDR4）同步随机存取存储器（SDRAM）标准JESD79-4。

更高的DDR速度要求谨慎地调整DRAM通道以实现最佳的信号质量和DDR总线时序。此调整由基本输入/输出系统（BIOS）在启动期间执行，并且通常被称为“DDR训练”。“DDR训练”包括许多耗时的步骤，例如使各种选通信号居于中心、串扰消除和参考电压校准。这些校准步骤被用来得出被应用于DRAM控制器和DIMM的最佳DDR时序参数。此编程是在存储器被访问之前完成的，因为这些参数不能在操作期间在不干扰存储器业务的情况下被更新。

非最佳参数导致更高的比特误码率，并且一般地使系统操作不稳定。这些复杂的校准步骤导致增加的启动时间。某些DDR方案要求跨多个参数的每个DDR设备校准以实现更高的速度和更低的电压。结果，可增加这些平台中的存储器训练过程。

在计算机系统的典型存储器系统中，存储器控制器促进计算机系统中的存储器模块的访问。存储器模块可包括一个或多个存储器。这些一个或多个存储器也称为存储器列（rank）。存储器控制器向存储器列传送大量信号，包括地址信号、控制信号、时钟信号等，以从存储器列访问数据或向存储器列发送数据。为了向和从存储器列发送和接收正确的数据，存储器控制器相对于时钟信号而训练（修改）各种信号。

通常，存储器控制器可通过向存储器列传送相对于时钟信号的特定信号且然后分析来自每个存储器列的响应以确定该存储器列是否正确地接收到该特定信号来训练信号。在有来自存储器列的正确响应时，存储器控制器相对于时钟信号延迟该特定信号的相位，并且然后将具有延迟相位的延迟特定信号重新传送到存储器列。存储器控制器然后分析来自存储器列的响应以确定存储器列是否正确地接收到延迟特定信号。如果未接收到从存储器列到存储器控制器的响应（或接收到不正确响应），则存储器模块转变成未知状态。

当前DDR接口实现较高的频率，并且板路由飞行时间（flight time）并未随着这些频率而缩放，其中，板路由时间是信号要沿着板上的特定信号路线传播所花费的时间。结果，变得更加难以相对于时钟信号针对DDR总线在控制信号之间建立紧密的匹配要求。

附图说明

现在参考其中相同的附图标记自始至终表示相应部分的图：

图1图示出根据某些实施例的在计算设备中实现的基于DDR的系统的框图；

图2图示出根据某些实施例的在计算设备中实现的基于DDR的另一系统的框图；

图3图示出根据某些实施例示出示例性信号的框图；

图4图示出根据某些实施例示出第一操作的流程图；

图5图示出根据某些实施例示出第二操作的流程图；以及

图6图示出根据某些实施例的计算设备的框图。

具体实施方式

在以下描述中，对形成其一部分并图示出多个实施例的附图进行参考。应理解的是可利用其他实施例，并且可进行结构和操作改变。