[发明专利]用于后段工艺(BEOL)互连件的借助光桶的自对准过孔和插塞图案化

说明书

说明了用于后段工艺(BEOL)互连件的借助光桶的自对准过孔和插塞图案化。在示例中，用于集成电路的互连结构包括被布置在衬底上之上的互连结构的第一层，所述第一层具有由沿第一方向的交替的金属线和电介质线构成的第一光栅。集成电路还包括被布置在互连结构的第一层上之上的互连结构的第二层。所述第二层包括由沿第二方向的交替的金属线和电介质线构成的第二光栅，第二方向垂直于第一方向。

技术领域

本发明的实施例属于半导体结构和处理的领域，具体而言，属于用于后段工艺(back end of line)(BEOL)互连件的借助光桶(photobucket)的自对准过孔和插塞图案化的领域。

背景技术

近几十年来，集成电路中部件的规模缩小已经是日益增长的半导体工业背后的驱动力。向越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器或逻辑器件，导致制造出具有增大容量的产品。然而，对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。

集成电路通常包括导电微电子结构，它们在本领域中被称为过孔，用以将过孔之上的金属线或其它互连件电连接到过孔之下的金属线或其它互连件。过孔典型地借助光刻工艺形成。代表性地，可以将光致抗蚀剂层旋涂在电介质层上，可以通过图案化掩模使光致抗蚀剂层曝光于图案化光化辐射，随后可以对经曝光的层显影，以便在光致抗蚀剂层中形成开口。接下来，通过将光致抗蚀剂层中的开口用作蚀刻掩模，在电介质层中蚀刻用于过孔的开口。这个开口被称为过孔开口。最后，可以采用一种或多种金属或其它导电材料来填充过孔开口，以形成过孔。

过去，过孔的尺寸和间隔已经逐步减小，并且预计将来过孔的尺寸和间隔还将继续逐步减小，至少对于某些类型的集成电路(例如，先进微处理器、芯片组组件、图形芯片等)如此。过孔尺寸的一个测度是过孔开口的临界尺寸。过孔间隔的一个测度是过孔间距。过孔间距表示在最靠近的相邻过孔之间的中心到中心距离。

当通过这种光刻工艺对具有极小间距的极小过孔进行图案化时，将存在若干挑战，尤其是在间距约为70纳米(nm)或更低和/或过孔开口的临界尺寸约为35nm或更低的时候。一个这样的挑战是，在过孔与上层互连件之间的重叠以及在过孔与下层接地(landing)互连件之间的重叠，通常需要被控制到过孔间距四分之一的量级上的高容限。由于过孔间距随时间的推移不断缩小，重叠容限倾向于以甚至高于光刻设备能够跟得上的速度而随之一起缩小。

另一个这样的挑战是，过孔开口的临界尺寸普遍倾向于比光刻扫描仪的分辨能力更快地缩小。存在用以缩小过孔开口的临界尺寸的缩小技术。然而，缩小量倾向于受到最小过孔间距的限制，并且受光学邻近效应修正(OPC)为足够中性，并且不会显著地损害线宽粗糙度(LWR)和/或临界尺寸一致性(CDU)的缩小工艺的能力的限制。

又一个这样的挑战是，光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的临界尺寸减小而改善，以便保持相同的临界尺寸预算的整体分数。然而，当前大多数光致抗蚀剂的LWR和/或CDU特性不像过孔开口的临界尺寸减小那样快速地提高。

再一个这样的挑战是，极小过孔间距通常倾向于低于甚至极紫外(EUV)光刻扫描仪的分辨能力。因此，通常可以使用两个、三个或更多个不同的光刻掩模，这倾向于增加成本。在某一点上，如果间距继续减小，那么即使采用多个掩模也不可能采用EUV扫描仪印刷出这些极小的间距的过孔开口。

因而，过孔制造技术的领域有待改进。

附图说明

图1A-1L示出了根据本发明实施例的表示在消减(subtractive)的自对准过孔和插塞图案化的方法中的多个操作的集成电路层的部分，其中：

图1A示出了在对形成于层间电介质(ILD)层上的硬掩模材料层沉积之后但在对其图案化之前的起始结构的横截面视图；