[发明专利]用于从原位沉积的磁性叠层制造自旋逻辑器件的方法

说明书

描述了一种方法，包括：在衬底或模板上形成磁体，所述磁体具有界面；在所述磁体的界面上形成非磁体导电材料的第一层，使得原位形成所述磁体和非磁体导电材料的层。描述了一种装置，包括：形成在衬底或模板上的磁体，所述磁体在结晶、电磁或热力条件下形成，所述磁体具有界面；以及形成在磁体的界面上的非磁体导电材料的第一层，使得原位形成所述磁体和所述非磁体导电材料的层。

背景技术

自旋逻辑可以实现用于超出互补金属氧化物半导体(CMOS)计算电路和架构的一类新的计算电路和架构。然而，现有的自旋逻辑器件的实验演示由于在临界自旋注入层的沉积期间需要空气侵入(air break)，并且由于依赖于具有室内掩模流程(其中，用非接触掩模进行沉积，并且其中通过多角度沉积获得不同的几何形状)的多角度沉积，而受到低自旋注入效率的影响。这些现有的过程受到低界面质量(即，界面质量粗糙)及因此的低注入自旋极化的影响。这些现有的过程还受到难以将这些过程整合到高产出制造(HVM)过程中的影响。

附图说明

从下面给出的具体实施方式部分和本公开内容的各种实施例的附图将更充分地理解本公开内容的实施例，然而，不应将它们视为将本公开内容限制于特定实施例，而是仅供说明和理解。

图1A-C示出了根据本公开内容的一些实施例的具有原位形成的磁体和非磁体导电层的衬底叠层的顶视图和侧视图。

图2A-C示出了根据本公开内容的一些实施例的沉积了正性抗蚀剂图案的叠层的顶视图和侧视图。

图3A-C示出了根据本公开内容的一些实施例的在选择性蚀刻正性抗蚀剂后的叠层的顶视图和侧视图。

图4A-C示出了根据本公开内容的一些实施例的在去除正性抗蚀剂后的叠层的顶视图和侧视图。

图5A-C示出了根据本公开内容的一些实施例的沉积了沟道和焊盘抗蚀剂的叠层的顶视图和侧视图。

图6A-C示出了根据本公开内容的一些实施例的在选择性蚀刻非磁体导电材料后的叠层的顶视图和侧视图。

图7A-C示出了根据本公开内容的一些实施例的去除了沟道和焊盘抗蚀剂的叠层的顶视图和侧视图。

图8A-C示出了根据本公开内容的一些实施例的沉积了用以防止电流通过蚀刻的磁体侧壁到达沟道的共形电介质层的叠层的顶视图和侧视图。

图9A-C示出了根据本公开内容的一些实施例的沉积了沟道和焊盘抗蚀剂的叠层的顶视图和侧视图。

图10A-C示出了根据本公开内容的一些实施例的进行了定时蚀刻以露出非磁体导电层的顶上的共形电介质层(ILD)、而不蚀刻磁体侧壁的叠层的顶视图和侧视图。

图11A-C示出了根据本公开内容的一些实施例的沉积了沟道和焊盘的叠层的顶视图和侧视图。

图11D-F示出了根据本公开内容的一些实施例的在抗蚀剂剥离后的叠层的顶视图和侧视图。

图12A-C示出了根据本公开内容的一些实施例的具有沉积了抗蚀剂的衬底的叠层的顶视图和侧视图。

图13A-C示出了根据本公开内容的一些实施例的沉积了磁体和薄沟道的叠层的顶视图和侧视图。

图14A-C示出了根据本公开内容的一些实施例的在剥离后的叠层的顶视图和侧视图。

图15A-C示出了根据本公开内容的一些实施例的在进行抗蚀剂沉积和选择性蚀刻以形成用于沟道和焊盘的图案后的叠层的顶视图和侧视图。

图16A-C示出了根据本公开内容的一些实施例的在进行厚沟道金属沉积后的叠层的顶视图和侧视图。

图17A-C示出了根据本公开内容的一些实施例的在由抗蚀剂沉积限定的区域剥离后的叠层的顶视图和侧视图。