[发明专利]解耦过孔填充在审

专利信息
申请号: 201480083579.0 申请日: 2014-12-23
公开(公告)号: CN107004597A 公开(公告)日: 2017-08-01
发明(设计)人: Y·V·舒斯特曼;F·格里吉欧;T·K·因杜库里;R·A·布雷恩 申请(专利权)人: 英特尔公司
主分类号: H01L21/3205 分类号: H01L21/3205;H01L21/28;H01L21/203
代理公司: 永新专利商标代理有限公司72002 代理人: 舒雄文,蹇炜
地址: 美国加*** 国省代码: 暂无信息
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摘要:
搜索关键词: 填充
【权利要求书】:

1.一种集成电路装置,包括:

层间电介质(ILD)层,具有形成于其中的沟槽,所述沟槽具有侧壁和底部,所述底部至少部分地着陆于下部金属上;

第一共形阻挡层,在所述沟槽的所述侧壁的至少部分和所述底部上;

第一金属,部分地填充所述沟槽并且与所述第一阻挡层在所述沟槽的所述底部直接接触,所述第一金属具有顶部表面;

第二共形阻挡层,在所述第一金属的所述顶部表面和所述沟槽的所述侧壁的至少部分上,由此限定所述沟槽的上部部分;以及

第二金属,填充所述沟槽的所述上部部分。

2.如权利要求1所述的装置,还包括以下至少之一:

所述第二金属填充物之上的另一ILD层;

所述第二金属填充物之上的钝化层;

所述第二金属填充物之上的电子装置层;以及

所述第二金属填充物之上的接触层。

3.如权利要求1所述的装置,其中,所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。

4.如权利要求1所述的装置,其中,所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。

5.如权利要求1所述的装置,其中,所述第一共形阻挡层和所述第二共形阻挡层的厚度是均匀的,使得每一层的最薄部分在该层的最厚部分的5%之内。

6.如权利要求1所述的装置,其中,所述第一金属和所述第二金属是以不同的导电材料实施的。

7.如权利要求1所述的装置,其中,所述沟槽是具有下部过孔部分和上部沟槽部分的双镶嵌沟槽,所述下部过孔部分包含所述第一金属,所述上部沟槽部分包含所述第二金属。

8.一种移动计算系统,包括如权利要求1-7中任一项所述的装置。

9.如权利要求8所述的系统,其中,所述系统是智能电话或平板电脑。

10.一种存储器,包括如权利要求1-7中任一项所述的装置。

11.一种处理器,包括如权利要求1-7中任一项所述的装置。

12.一种通信芯片,包括如权利要求1-7中任一项所述的装置。

13.一种集成电路装置,包括:

层间电介质(ILD)层,具有形成于其中的沟槽,所述沟槽具有侧壁和底部,所述底部至少部分地着陆于下部金属上;

第一共形导电阻挡层,在所述沟槽的所述侧壁的至少部分和所述底部上;

第一金属,部分地填充所述沟槽并且与所述第一阻挡层在所述沟槽的所述底部直接接触,所述第一金属具有顶部表面;

第二共形导电阻挡层,在所述第一金属的所述顶部表面和所述沟槽的所述侧壁的至少部分上,由此限定所述沟槽的上部部分;以及

第二金属,填充所述沟槽的所述上部部分,其中,所述第一金属不同于所述第二金属。

14.如权利要求13所述的装置,其中,所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。

15.如权利要求13或14所述的装置,其中,所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。

16.一种形成集成电路装置的方法,包括:

形成层间电介质(ILD)层,所述层间电介质层具有形成于其中的沟槽,所述沟槽具有侧壁和底部,所述底部至少部分地着陆于下部金属上;

在所述沟槽的所述侧壁的至少部分和所述底部上沉积第一共形阻挡层;

非选择性地沉积第一金属来填充所述沟槽,使得所述第一金属与所述第一阻挡层在所述沟槽的所述底部直接接触;

使所述第一金属凹进到所述沟槽中,由此使所述第一金属的顶部表面在所述沟槽内并且重新暴露所述沟槽的上部侧壁;

在所述第一金属的所述顶部表面和所述沟槽的所述上部侧壁上沉积第二共形阻挡层,由此限定所述沟槽的上部部分;以及

非选择性地沉积第二金属来填充所述沟槽的所述上部部分。

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