[发明专利]乘加器

说明书

本发明涉及一种乘加器。浮点乘加电路(24)包括乘法器(26)和加法器(28)。输入操作数A、B和C以及结果值均具有规格化指数值范围，诸如符合IEEE标准754的范围。从乘法器(26)被传送至加法器(28)的乘积值具有扩展的指数值范围，该扩展的指数值范围低于规格化指数值范围扩展。在加法器内的移位器(48、50)能够在必要时考虑到乘积的扩展的指数值范围以便于将结果值带回到规格化指数值范围中。

技术领域

本公开涉及数据处理系统领域。更加具体地，本公开涉及数据处理系统内的乘加运算。

背景技术

众所周知的是向数据处理系统提供执行A+(B*C)形式的乘加运算的运算电路，其中A、B和C都是浮点数。输入操作数和输出结果通常将具有所期望的格式，该格式指定所涉及的浮点数的指数值和尾数值。被用于表示浮点数的位数目将会对针对给定浮点数格式所支持的可能的指数值的范围产生约束。在IEEE标准754中给出了这样的浮点数格式的一个示例。

发明内容

本公开的至少一些示例实施例提供了用于执行算术运算A+(B*C)的设备，其中A、B和C是均具有在指数值范围内的指数值和尾数值的浮点数，所述设备包括：

乘法器，该乘法器被配置成将B和C相乘以产生具有乘积尾数值和乘积指数值的乘积；以及

加法器，该加法器将A与所述乘积相加以产生结果值；其中

所述乘法器被配置成产生具有扩展的指数值范围的所述乘积指数值，该乘积指数值被传送至所述加法器，所述扩展的指数值范围扩展至比所述指数值范围低的值；并且

所述加法器被配置成接收具有所述扩展的指数值范围的所述乘积指数值，并且产生结果指数在所述指数值范围内的所述结果值。

本公开的至少一些示例实施例提供了用于执行算术运算A+(B*C)的设备，其中A、B和C是均具有在指数值范围内的指数值和尾数值的浮点数，所述设备包括：

乘法器装置，该乘法器装置用于将B和C相乘以产生具有乘积尾数值和乘积指数值的乘积；以及

加法器装置，该加法器装置将A与所述乘积相加以产生结果值；其中

所述乘法器装置产生具有扩展的指数值范围的所述乘积指数值，该乘积指数值被传送至所述加法器装置，所述扩展的指数值范围扩展至比所述指数值范围低的值；并且

所述加法器装置接收具有所述扩展的指数值范围的所述乘积指数值，并且产生结果指数在所述指数值范围内的所述结果值。

本公开的至少一些示例实施例提供了用于执行算术运算A+(B*C)的方法，其中A、B和C是均具有在指数值范围内的指数值和尾数值的浮点数，所述方法包括以下各个步骤：

使B和C相乘以产生具有乘积尾数值和乘积指数值的乘积；以及

将A与所述乘积相加以产生结果值；其中

所述相乘的步骤产生具有扩展的指数值范围的所述乘积指数值，该乘积指数值被传送至所述加法器，所述扩展的指数值范围扩展至比所述指数值范围低的值；并且

所述相加的步骤接收具有所述扩展的指数值范围的所述乘积指数值，并且产生结果指数在所述指数值范围内的所述结果值。

参照下面的说明性的实施例并结合附图，以上所述以及本公开的其他目的、特征和优点将显而易见。

附图说明

图1示意性地示出了包括具有浮点管线的处理器的数据处理系统，其中该浮点管线包括乘加器电路；

图2示意性地示出了乘加器电路和在各点的数据值格式；

图3示意性地示出了乘法器部分；