[发明专利]数据处理装置

说明书

本发明涉及一种数据处理装置。包括处理器和存储器的数据处理装置具有奇偶校验位/ECC编码器电路和奇偶校验位/ECC解码器电路。奇偶校验位/ECC编码器电路设置在用于将数据写入存储器的信号路径中，包括用于从要写入的数据生成多个位的奇偶校验位的奇偶校验位生成电路，并且将所生成的奇偶校验位连同该数据写入到存储器中。奇偶校验位/ECC解码器电路设置在用于从存储器读取数据的信号路径中，并且包括奇偶校验位校验单元。奇偶校验位生成电路被配置成使得构成数据的多个位中的每一个有助于至少两个位的奇偶校验位的生成。因此，奇偶校验位校验单元能高速地检测两位错误。

相关申请的交叉引用

2014年1月8日提交的日本专利申请No.2014-001426的公开内容，包括说明书、附图和摘要通过引用被整体包含在此。

技术领域

本发明涉及一种数据处理装置，并且更具体地，涉及能适合用于请求高速操作和功能安全性的MCU系统的技术。

背景技术

在一些情况下，请求MCU(微控制器单元)系统满足高速操作和功能安全性。例如，在汽车应用领域中，为实现先进驾驶辅助系统(ADAS)的自动驾驶，使用判定MCU(大脑芯片)。请求判定MCU满足实现极其高速处理的高速操作和即使在电路由于软错误等等操作的情况下，也保证整个系统的安全性的功能安全性。

通过结合能执行超过1GHz的高速操作的CPU(中央处理单元)和诸如紧密耦合到CPU或高速缓冲存储器的TCM(紧密耦合存储器)的高速存储器，构成这种MCU系统。对于功能安全性，能安装在高速存储器中出现软错误的情况下，检测似乎由该软错误导致的数据中出现的错误并且校正该错误的机构。

专利文献1公开了具有对执行流水线过程的处理器的性能设备施加小的影响的软纠错方法的高速缓冲存储器设备。在将数据写入数据阵列时，添加奇偶校验位检验位和纠错码(ECC)以及在读取时进行奇偶校验位校验。当检测到数据错误时，暂停流水线，并且在暂停期间执行纠错。专利文献2公开了校正寄存器文件中的错误的方法。该方法具有错误检测步骤和纠错步骤。当在错误检测步骤中检测到错误时，中断算术处理并且执行纠错步骤。专利文献3公开了单一错误检测/校正方法，以及专利文献4公开了纠错装置。在检测到奇偶校验位错误的情况下，进行纠错。专利文献5公开了能校正甚至大字长的错误的单纠错/双错误检测方法(SEC-DED)的纠错电路。非专利文献1描述了用来抑制电路规模同时保证纠错/检测性能的SEC-DEC的生成器矩阵和校验矩阵。

相关技术文献

专利文献

专利文献1：日本未审专利申请公开No.2011-257966

专利文献2：国际公开WO 2008/152728

专利文献3：日本未审专利申请公开No.Hei 1(1989)-175041

专利文献4:日本未审专利申请公开No.2013-70122

专利文献5:日本未审专利申请公开No.Hei 10(1998)-27139

非专利文献

非专利文献1：M.Y.Hsiao,“A Class of Optimal Minimum Odd-weight-columnSEC-DEC Codes”,IBM Journal of Research and Development,14卷,第4期,IBM发布,1970年7月

发明内容

本申请的发明人已经研究了专利文献1至5和非专利文献1，因此，发现下述新问题。