[发明专利]一种声纳听觉指示电路

说明书

技术领域

本发明涉及一种声纳听觉指示电路，特别是基于高速计算机总线的高精度的声纳听觉指示电路。

背景技术

声纳听觉指示是声纳主要指示方式之一，人耳根据回波音频信号，判断目标特性。传统的声纳听觉指示主要由声纳处理机、扬声器或耳机实现。声纳处理机接收到回波信号以后，进行数据处理，输出音频信号至扬声器或耳机。随计算机技术、网络技术的发展，要求实现声纳信息网络共享化，即声纳处理机把声纳音频信号数字化，发送至网络。全船任何一个指挥与控制设备都可以从网络接收声纳音频信号，通过高速计算机总线传递给该声纳听觉指示电路，按照用户指定的输出精度与更新频率转换为模拟音频信号，输出至扬声器或耳机，实现本地监听。

发明内容

本发明所解决的问题在于提供一种基于高速计算机总线的更新速率与精度用户可任意指定的通用型声纳听觉指示电路。

实现本发明目的的技术解决方案为：一种声纳听觉指示电路，包括高速计算机总线接口电路、FIFO存储器、低速三线制时钟数据同步总线电路、双通道DA电路、时钟电路、晶振电路；高速计算机总线接口电路、FIFO存储器、低速三线制时钟数据同步总线电路、双通道DA电路，四者依次连接。时钟电路与低速三线制时钟数据同步总线电路、FIFO存储器连接。晶振电路与时钟电路连接。外部复位信号与低速三线制时钟数据同步总线电路相连；

高速计算机总线接口电路接收外部高速计算机总线数据，然后把数据写入FIFO存储器中；

FIFO存储器为双端口FIFO存储器，端口1用于高速计算机总线接口电路写入数据，端口2用于低速三线制时钟数据同步总线电路读取数据。

低速三线制时钟数据同步总线电路从FIFO存储器中读取数据，转换为低速三线制时钟数据同步总线操作，写入DA电路。

双通道DA电路进行数模转换，对外输出。

时钟电路主要为低速三线制时钟数据同步总线电路、FIFO存储器提供操作时钟信号。

晶振电路主要为时钟电路提供时钟信号。

所述FIFO存储器为双端口FIFO存储器，数据端口宽度大于或等于L，其中L为左/右声道音频数据位数，即回声听觉指示信号数据宽度；端口1的接口信号包括写时钟信号WrCLK、写使能信号WrEn、写数据信号WrD、FIFO存储器半满信号HALF-FULL；当FIFO存储器半满信号有效后，输出给高速计算机总线接口电路，高速计算机总线接口电路停止写数据操作；端口2的接口信号包括读时钟信号RdCLK、读数据信号RdD、读使能信号RdEn、FIFO存储器半空信号HALF-EM；

在读使能信号RdEn有效时，在每一个读时钟信号RdCLK的上升沿，输出读数据信号RdD；当FIFO存储器半空信号有效后，输出给低速三线制时钟数据同步总线电路，低速三线制时钟数据同步总线电路停止读数据操作。

所述双通道DA电路采用双通道音频DA芯片，数据输入接口为低速三线制时钟数据同步总线,总线信号包括左声道数据(DL)、左声道锁存(LL)、右声道数据(DR)、右声道锁存(LR)、时钟(CLK)；在时钟上升沿，数据进入DA器件，在LL、LR的下降沿，DA器件更新输出。

所述时钟电路包括第一计数器U001、第一译码器U002、第一触发器U003、第二计数器U005、第二译码器U006、第三译码器U007、第四译码器U008、第二触发器U009、第三触发器U010；

第一计数器U001的时钟端(CLK)接外部高速时钟CLOCK，同步清零端(CLR)接第一译码器U 002的Q输出端，输出端Q接第一译码器U 002的D数据端，第一译码器U 002的Q输出端接第一触发器U 003的EN使能端，第一触发器U 003的反相/Q输出端接第一触发器U 003的D输入数据端，时钟端接高速时钟CLOCK，同相Q输出端对外输出，作为主时钟MCLOCK使用；

第一计数器U001输出范围为0～(N-1)，F_MCLOCK＝F_CLOCK/2N，N＝F_CLOCK/4F_CLK，其中，F_CLOCK为高速时钟CLOCK的频率，F_CLOCK由用户指定；F_MCLOCK为MCLOCK主时钟频率；F_CLK为DA电路编程时钟信号CLK频率，F_CLK由用户指定；