[发明专利]一种ISA总线到Multibus总线的读写操作转换电路

权利要求书

1.一种ISA总线到Multibus总线的读写操作转换电路，其特征在于：包括状态转移电路、时序处理电路、复位电路、中断电路；其中ISA总线的核心部分ISA三总线与状态转移电路和时序处理电路相连，ISA总线的核心部分ISA三总线包括控制总线、地址总线、数据总线，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路；Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线中断信号与中断电路相连，复位电路接收ISA总线复位信号和系统复位信号，输出总复位信号到状态转移电路和时序处理电路，并输出Mulitbus总线复位信号到Multibus总线；

状态转移电路采用ISA总线时钟作为状态机的工作时钟，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路；

时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换；

中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理；

复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。

2.根据权利要求1所述的ISA总线到Multibus总线的读写操作转换电路，其特征在于：状态转移电路与ISA三总线相连的信号包括ISA总线时钟isa_bclk、ISA总线存储器读isa_memr、ISA总线存储器写isa_memw、ISA总线I/O读isa_ior、ISA总线I/O写isa_iow；状态转移电路与Multibus三总线相连的信号为M总线传输确认m_xack，状态转移电路输出到时序处理电路的时序控制信号包括：ISA总线读isa_rd、ISA总线写isa_wt、ISA总线读/写isa_rd_wt、计数信号isa_ws_cnt、状态信号IDLE、RD_WT、BT_END；状态转移电路的复位信号为来自复位电路的总复位rst；

状态转移电路包括第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]、第一或门[OR01]、第二或门[OR02]、第三或门[OR03]、第一多路复用器[M01]、第二多路复用器[M02]、第一D触发器[D01]、第一状态机模块[U01]；

上述等于比较器的A输入端和B输入端相等时输出高电平，不相等输出低电平，上述第一多路复用器[M01]为二选一复用器，第二多路复用器[M02]为四选一复用器；二选一复用器的S选择端为低电平时D0输入端与Q输出端连通，二选一复用器的S选择端为高电平时D1输入端与Q输出端连接；四选一复用器的[S1，S2]选择端为2’b00时D0输入端与Q输出端连通，[S1，S2]选择端为2’b01时D1输入端与Q输出端连通，[S1，S2]选择端为2’b10时D2输入端与Q输出端连通，[S1，S2]选择端为2’b11时D3输入端与Q输出端连通；第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]的输入端均为4位宽度，第一多路复用器[M01]的数据端、第二多路复用器[M02]的数据端、第一D触发器[D01]的数据端、第五等于比较器[E05]的输入端均为2位宽度，第一或门[OR01]、第二或门[OR02]、第三或门[OR03]以及第一状态机模块[U01]的外部接口均为1位宽度；

第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]的A输入端相连，从高位到低位依次连接到ISA总线I/O写isa_iow、ISA总线存储器写isa_memw、ISA总线I/O读isa_ior、ISA总线存储器读isa_memr；第一等于比较器[E01]的B输入端从高位到低位连接到电平状态4’hE，第二等于比较器[E02]的B输入端从高位到低位连接到电平状态4’hD，第三等于比较器[E03]的B输入端从高位到低位连接到电平状态4’hB，第四等于比较器[E04]的B输入端从高位到低位连接到电平状态4’h7；第一等于比较器[E01]的OUT输出端连接到第一或门[OR01]输入端1，第二等于比较器[E02]的OUT输出端连接到第一或门[OR01]输入端2，第一或门[OR01]的输出端信号为ISA总线读isa_rd，连接到第三或门[OR03]的输入端1并输出到时序处理电路，第三等于比较器[E03]的OUT输出端连接到第二或门[OR02]输入端1，第四等于比较器[E04]的OUT输出端连接到第二或门[OR02]输入端2，第二或门[OR02]的输出端信号为ISA总线写isa_wt，连接到第三或门[OR03]的输入端2并输出到时序处理电路，第三或门[OR03]的输出端信号为ISA总线读/写isa_rd_wt，连接到第一状态机模块[U01]的T1输入端并输出到时序处理单路；

第一多路复用器[M01]的D1输入端从高到低连接到电平状态2’b11，第一多路复用器[M01]的反相S选择端连接到外部信号M总线传输确认m_xack，第一多路复用器[M01]的Q输出端连接到第二多路复用器[M02]的D2输入端，第二多路复用器[M02]的D0输入端从高位到低位连接到电平状态2’b01，第二多路复用器[M02]的D1输入端从高位到低位连接到电平状态2’b10，第二多路复用器[M02]的D3输入端从高位到低位连接到电平状态2’b00，第二多路复用器[M02]的Q输出端连接到第一D触发器[D01]的D输入端，第一D触发器[D01]的时钟端连接到ISA总线时钟isa_bclk，第一D触发器[D01]的EN使能端连接到状态信号RD_WT，第一D触发器[D01]的CLR复位端连接到总复位rst，第一D触发器[D01]的Q输出端为计数信号isa_ws_cnt，与第一多路复用器[M01]的D0输入端、第二多路复用器[M02]的[S1，S2]选择端、第五等于比较器[E05]的A输入端相连，并输出到时序处理电路，第五等于比较器[E05]的B输入端从高位到低位连接到电平状态2’b11，第五等于比较器[E05]的OUT输出端连接到第一状态机模块[U01]的T2输入端；第一状态机模块[U01]的CLK时钟端连接到ISA总线时钟isa_bclk，第一状态机模块[U01]的CLR复位端连接到总复位rst，第一状态机模块[U01]的state输出端信号包括状态信号IDLE、RD_WT、BT_END，分别输出到时序处理电路；

所述第一状态机模块[U01]采用ISA总线时钟isa_bclk作为状态机工作时钟，第一状态机模块[U01]的状态转移条件包括T1和T2，有效状态包括state1、state2、state3，分别对应状态信号IDLE、RD_WT、BT_END，总复位rst有效时系统处于state1状态，状态信号IDLE有效，在总复位rst撤销的正常工作条件下，当T1无效时，状态机处于state1状态，当T1有效时，状态机转移到state2状态，状态信号RD_WT有效，当T2无效时，状态机处于state2状态，当T2有效时，状态机转移到state3状态，状态信号BT_END有效，state3状态停留一个ISA总线时钟之后，转移到state1状态，完成一次状态机的状态转移操作。