[发明专利]形成堆叠沟槽接触的方法及由此形成的结构

说明书

发明背景技术

对于具有缩放尺寸(scaled dimensions)的集成电路，接触至栅的短路成为越来越困难的问题。虽然通过接触孔形成自对准多晶硅化物的金属栅工艺可在减少这样的短路方面获益，但是增加接触至栅配准余量(registration margin)的接触工艺需要进一步减少该接触至栅的短路(shorts)至可制造级别。

附图概述

虽然说明书以权利要求结束，该权利要求特别地指出并清楚地要求被认为是本发明的权益，但当结合附图进行阅读时，根据本发明下面的描述，可更容易确定本发明的优点，其中附图：

图1a-1g代表根据本发明的一个实施例的结构。

发明详细说明

在下面的详细描述中，对通过示例示出可实施本发明的具体实施例的附图进行参考。充分详细地描述这些实施例以使本领域技术人员能够实施该发明。要理解，本发明的各种实施例虽有不同但未必是互斥的。例如，本文描述的与一个实施例结合的具体特征、结构或特性，在不脱离本发明的精神和范围的情况下可在其它实施例中实现。此外，要理解，在每一公开的实施例内的各个元件的位置或布置在不脱离本发明的精神和范围的情况下可修改。因此，下面的详细描述不是以限制的意义来理解，且本发明的范围仅由经适当解释的所附权利要求，连同授权的权利要求的所有等同范围来限定。在图中，类似的标号在多个视图中指代相同或相似功能性。

描述了形成微电子结构的方法和相关的结构。那些方法可包括在置于基板上的第一ILD中形成接触开口，其中暴露源/漏接触区域，在该源/漏接触区域上形成硅化物，在该接触开口中形成第一接触金属以填充该接触开口，抛光该第一接触金属以按置于基板上的栅的顶表面平坦化第一接触金属的顶表面，在该栅的顶表面上沉积第二ILD，在该第二ILD中形成第二接触开口，以及在该第二接触开口中形成第二接触金属，其中该第一和第二接触开口导电性地耦合。本发明的方法增加接触至栅的配准余量且减少接触至栅的短路。

本发明的方法在图1a-1g中描绘。图1a示出晶体管结构100的一部分的横截面，晶体管结构100包括基板102和栅104，在一些实施例中栅104可包括金属栅，且例如，可包括诸如铪、锆、钛、钽或铝，或其组合等金属栅材料。栅104可包括顶表面105。基板102可由例如，但不限于，硅、绝缘体上硅、锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓或其组合等的材料组成。

晶体管结构100可进一步包括间隙壁材料106，其可邻近且直接接触栅104。间隙壁材料106在一些情况下可包括介电材料，例如但不限于，二氧化硅和/或氮化硅材料。晶体管结构100可进一步包括氮化物刻蚀停止层(nesl)108，其可邻近且直接接触该间隙壁材料106。在一些实施例中nesl 108可充当刻蚀停止层。晶体管结构100可进一步包括第一层间介电(ILD)110，在一些实施例中其可充当隔离层，且在一些情况下可设置为邻近且直接接触nesl 108。

牺牲停止层112可形成在栅104的顶表面105上，在一些情形下其可包括氮化物和/或碳化硅材料(图1b)。采用任何合适的图案化工艺，例如光刻工艺，抗蚀剂层114可形成在该停止层112上。可形成抗蚀剂层114以便为基板100的源/漏区103定义开口116，例如沟槽接触开口115。停止层112的一部分和ILD110的一部分可设置在置于基板上的栅104、邻近间隙壁材料以及邻近nesl的顶表面上。

在一实施例中，可采用干法刻蚀工艺以形成开口116，在该开口116中停止层112和第一ILD 110的部分可被去除。在一实施例中，刻蚀工艺可包括氧化物刻蚀，其可对氮化物刻蚀停止层(nesl)108以及对间隙壁材料106具有选择性，以及可以以基本上各向异性的方式去除该第一ILD 110，而使nesl 108和间隙壁材料106基本上完整无缺(intact)。换言之，在刻蚀工艺化学中，氧化物ILD可以远高于间隙壁材料106和nesl 108的刻蚀速率进行刻蚀。在一实施例中，设置在栅104、邻近间隙壁106的顶表面上以及在邻近nesl 108上的停止层112的一部分和ILD 110的一部分可被去除以形成接触开口116。