[发明专利]基于延时锁相环结构的倍频器

说明书

技术领域

本发明涉及基于延时锁相环(Delay Locked Loop，DLL)结构的倍频器设计技术领域，具体涉及一种基于延时锁相环结构的倍频器。

背景技术

在高速消费类电子产品中，对片上时钟倍频器的需求不断增加。随着大规模集成电路系统速度性能的不断提高，对抑制时钟偏移和抖动的要求越来越高。然而，不论这些抖动来自内部还是衬底或电源噪声，随着时钟频率和电路集成度增加，减小时钟的偏移和抖动变得更加困难。一般在微处理器、存储器接口和通信芯片中采用锁相环(Phase Locked Loop,PLL)和DLL产生片上时钟。

其中，PLL是一个高阶系统，设计复杂。对稳定工作十分重要的环路带宽会由于PVT波动而变化，导致系统出现不稳定问题。PLL中一个重要的模块是振荡器，用来产生和基准时钟锁定的高频时钟。这部分电路对电源噪声、工艺波动和工作环境均很敏感。压控振荡器(Voltage Controlled Oscillator,VCO)的输出时序在多个震荡周期内存在抖动积累，导致产生大于原始输入相位差的相位误差，并且该误差会一直存在。另一方面，PLL需要复杂的二阶低通滤波器。

基于DLL结构的时钟生成器相比于基于PLL的结构具有几方面优势。基于DLL结构的时钟生成器是一阶环路系统，在一阶滤波器中只需要一个电容，相比于高阶PLL，DLL更加稳定。DLL不存在环路振荡器并且易于设计实现。另外，DLL相比于PLL具有更好的抖动特性，因为电源和衬底感应的相位误差、抖动不会在多个时钟周期内累积。此外，相比于PLL，DLL具有更好的抗噪声特性。因此，DLL广泛应用于各种时钟生成电路中，包括时钟数据恢复电路、高速收发机和微处理器中的倍频电路。

和PLL结构不同的是，基于DLL结构的时钟产生器需要额外的边沿组合电路，将DLL结构中压控延时链(Voltage Control Delay Line,VCDL)产生的多相时钟进行边沿组合生成倍频时钟。改变VCDL中延时单元的级数N可以得到相对应N个等相位差的时钟输出，通过边沿组合电路操作后，获得倍频因子可调节的倍频输出信号。这就会极大地增加基于DLL结构的时钟产生器的硬件代价。

发明内容

本发明要解决的技术问题是如何在增加较小的硬件代价基础上，合理设计边沿组合电路，使其充分利用输入基准时钟经过VCDL后得到的多相时钟输出，同时保证电路在高速环境下能够正常完成倍频操作。

为此目的，本发明提出一种基于延时锁相环结构的倍频器，包括：

延时锁相环相位检测电路、压控延时链、边沿组合电路和一阶滤波电容；

其中，所述延时锁相环相位检测电路的输入信号为所述压控延时链的输入基准时钟信号CLK0和所述压控延时链的输出反馈时钟信号CLKN，所述延时锁相环相位检测电路用于检测所述压控延时链的输入基准时钟信号CLK0和输出反馈时钟信号CLKN之间的相位关系，产生反映所述输入基准时钟信号CLK0和所述输出反馈时钟信号CLKN之间相位关系的输出信号；

所述压控延时链包括N个延时单元，用于产生N个等相位差的多相时钟信号，输入为基准时钟信号CLK0，所述基准时钟信号CLK0经过第一延时单元Dly1后输出反馈时钟信号CLK1，所述反馈时钟信号CLKm经过第(m+1)延时单元Dly(m+1)后输出反馈时钟信号CLK(m+1)；所述N个延时单元连接所述压控延时链时延控制信号Vc；

所述边沿组合电路的输入端连接所述N个等相位差的多相时钟信号，所述边沿组合电路由N倍频电路和二分频电路构成，所述N倍频电路，用于对所述N个等相位差的多相时钟信号进行边沿组合得到N倍频输出信号，所述二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号Mult(N/2)；

所述一阶滤波电容，用于对所述延时锁相环相位检测电路的输出信号进行滤波，得到稳定的所述压控延时链时延控制信号Vc；所述压控延时链时延控制信号Vc连接所述N个延时单元，用于调节所述压控延时链的输入基准时钟信号CLK0到所述反馈时钟信号CLKN之间的时延；所述N为正整数，m∈(1,2,…,N-1)。

本发明实施例基于延时锁相环结构的倍频器，利用VCDL的N级延时单元产生等相位差的多相时钟信号，同时，边沿组合电路对多相时钟信号进行操作得到N倍频输出，经过二分频器之后得到占空比为50％的(N/2)倍频输出信号，使得通过设置VCDL中延时单元的数目，可以得到倍频因子为任意整数的倍频输出，能够在增加较小的硬件代价基础上，在高速环境下正常完成倍频操作。