[发明专利]IP硬核无损测试结构及其实现方法

说明书

技术领域

本发明涉及集成电路测试技术领域，尤其是一种IP硬核无损测试结构及其实现方法。

背景技术

当前国际上90％以上的SoC(System on Chip，片上系统)都是采用以IP为主而进行设计的，基于IP(Intelligent Property，知识产权)的设计是高集成度SoC芯片的主流设计方法。因此IP的正确性，直接决定了SoC的功能和性能；IP成为制约高性能集成电路、系统级芯片SoC发展的瓶颈。IP可分为软核、硬核、固核。其中，IP硬核(Hard IP Core)是基于物理描述并经过工艺验证的IP核。

IP硬核的测试主要是检验其正确性、可复用性等；与产品相比较，IP硬核的本质特征是可复用性，IP的系统适用度和设计成熟度是用户选择该IP的主要依据；IP的系统适用度直接决定了基于该IP能否快速进行SoC的研发；设计成熟度包括IP电路及IP模型的设计成熟度，其正确性直接决定了SoC功能和性能，不正确的模型会直接导致SoC设计失败。

通常IP硬核的评测是在封装后通过ATE(Automatic Test Equipment，半导体自动测试系统)采取类似于产品测试的方式进行评估，但是IP的参数，尤其是时序参数，是在芯片内部一定负载环境下的参数，由于Pad(键合垫)、键合引线、封装应力、材料等对IP硬核本身评测带来叠加影响，管脚性能不能精确表征IP性能，因此这样的测试结果不能精确表征IP硬核内部接口的功能及性能参数。

发明内容

本发明的目的在于提供一种IP硬核无损测试结构及其实现方法，以解决传统封装后测试带来缺陷误差的问题。

为了达到上述目的，本发明提供了一种IP硬核无损测试结构，包括：半导体自动测试设备和通用片上系统，被测IP硬核内嵌于所述通用片上系统上，所述半导体自动测试设备与所述通用片上系统之间电信连接，所述片上评估系统内嵌有评测电路，所述评测电路与所述被测IP硬核之间设置有一反馈单元；

所述所述评测电路包括：中心控制模块、激励模块、响应模块以及时序控制模块，所述中心控制模块通过与所述激励模块、所述响应模块结合，实现与所述被测IP硬核的互连及数据交互，所述时序控制模块将所述中心控制模块产生的时序施加到所述被测IP硬核。

优选的，在上述的IP硬核无损测试结构中，所述反馈单元对所述评测电路引起的延时进行补偿。

优选的，在上述的IP硬核无损测试结构中，所述被测IP通过控制总线与所述评测电路实现电信连接。

优选的，在上述的IP硬核无损测试结构中，所述控制总线包括AMBA片上总线协议、WISHBONE片上总线协议。

优选的，在上述的IP硬核无损测试结构中，所述被测IP硬核通过标准接口内嵌于所述通用片上系统上。

一种所述IP硬核无损测试结构的实现方法，包括以下步骤：

所述半导体自动测试设备生成一测试激励图案，生成所述测试激励图案所需的测试向量，并将所述测试激励图案发送到所述激励模块；

所述激励模块接收到所述测试激励图案后，所述中心控制模块产生所述测试激励图案的所述测试向量时序；

所述时序控制模块将所述测试向量时序施加到所述被测IP硬核，并控制所述被测IP硬核的所述测试向量时序；同时，所述时序控制模块可以采集被测IP硬核输出的时序信息，输出片内标准化时延脉冲信号给所述半导体自动测试设备；

在所述时序控制模块控制的时序下，对所述被测IP硬核进行测试。

优选的，在上述的IP硬核无损测试实现方法中，还包括以下步骤：所述被测IP硬核的响应信号通过所述反馈单元反馈给所述半导体自动测试设备。

优选的，在上述的IP硬核无损测试实现方法中，还包括以下步骤：所述被测IP硬核的响应信号反馈给所述响应模块，再由所述响应模块发送到所述半导体自动测试设备。

优选的，在上述的IP硬核无损测试实现方法中，所述测试激励图案包括被测IP功能测试图案。

优选的，在上述的IP硬核无损测试实现方法中，所述时序控制模块控制所述被测IP硬核的时序是通过以下步骤实现的：设置测试向量时序中的时序参数。

本发明提供的IP硬核无损测试结构及其实现方法，通过所述通用片上系统的评测电路与所述半导体自动测试设备，直接对被测IP硬核进行裸芯片测试，并且通过所述反馈单元，对由所述评测电路引起的时延进行补偿。采用裸芯片无损测试技术，避免了传统封装后测试带来的缺陷误差，保障被测IP硬核测试结果的合理性和有效性。