[发明专利]一种超低功耗且无亚稳态的频率数字转换器

说明书

技术领域

本发明属于频率数字综合器技术领域，具体涉及一种无亚稳态的频率数字转换器。

背景技术

频率数字转换器是一种能够将频率信号转换为数字量的电路，是全数字锁相环中的核心部件。但是，传统的频率数字转换器存在较高功耗和亚稳态问题。高功耗来自于时间数字转换器中反相器链时时刻刻的高速信号以及同步器的高功耗。亚稳态来自于同步器中的高频信号采样低频信号和时间数字转换器中的低频信号采样高频信号。

发明内容

本发明的目的在于提出一种超低功耗且无亚稳态的频率数字转换器。

本发明提出无亚稳态的频率数字转换器，利用“门控时钟”技术降低同步器的功耗，利用“参考时钟上升沿预测”技术降低时间数字转换器的功耗；并提出防止时间数字转换器亚稳态和同步器亚稳态原则，和超低功耗同步器“校准算法”。其架构如图1所示，它主要包括：采用“REF上升沿预测”技术的低功耗时间数字转换器及其归一化模块、采用门控时钟的低功耗同步器、高速计数器、采样和校准模块，以及差分器。

本发明中，采用“REF上升沿预测”技术的低功耗时间数字转换器的结构如图2（a）所示，它主要包括：传统时间数字转换器和REF上升沿预测模块；传统时间数字转换器包含：反相器链、灵敏放大器D触发器；传统时间数字转换器可以在每个系统时钟周期给出输入高频信号CKV相位信息的小数部分；REF上升沿预测模块是用于预测参考时钟REF到来的电路。

当高频待测信号CKV输入时，每一个时钟（CKR）周期时间数字转换器将记录CKV的相位信息的小数部分PH_frac，而高速计数器用于记录CKV的相位信息的整数部分PH_int，这两部分组成完整的相位信息，再通过差分器将相位信息转化成频率信息FCW_fb；同步器使用CKV采样REFD得到统一的系统时钟CKR，供时间数字转换器，采样、校准模块用于对CKV的相位信息进行采样，并对采样计数进行校准；计数器和差分器使用，以使得各个模块拥有统一的时钟。

附图说明

图1 超低功耗无亚稳态频率数字转换器的结构图。

图2 超低功耗时间数字转换器结构图。

图3 门控时钟同步器。

图4门控时钟同步器误采样机理。

具体实施方式

下面结合附图和实施例进一步具体描述本发明。

通常情况下，传统时间数字转换器的反相器链上一直有高速信号，消耗大量功耗，但实际上只需要在参考时钟到来之前反向器链上有信号就行。于是，本发明采用一个能预测参考时钟REF到来的电路。本发明采用的方式是延迟参考时钟REF，得到参考时钟延迟信号REFD。这时，如果将REFD作为参考时钟，则可视REF为参考时钟的预测信号。如图2（b）所示，REFD与REF生成一个使能信号EN。信号EN在REFD到来之前，使能反相器链，使得CKV信号进入反相器链；在REFD到来之后，关闭反相器链节省大量功耗。理论研究发现，EN的时间长度应该至少大于一个CKV信号的周期，这样REFD对反相器链各点进行采样时，才不会出现未知信号。一般而言，我们取EN时间长度为1.5被CKV的周期。