[发明专利]基于差分结构的GaAs逻辑单元及其串并转换电路

权利要求书

1.一种基于差分结构的GaAs逻辑单元，其特征在于：所述的逻辑单元包括差分输入逻辑门以及由耗尽型场效应管D1、耗尽型场效应管D2、电阻R1、电阻R2组成的负载；其中，耗尽型场效应管D1和D2的漏极分别接地，耗尽型场效应管D1和D2的源极分别与所述电阻R1和电阻R2的一端连接，所述电阻R1另一端分别接所述差分输入逻辑门和耗尽型场效应管D1的栅极，所述电阻R2另一端分别接所述差分输入逻辑门和耗尽型场效应管D2的栅极。

2.一种基于差分结构的GaAs串并转换电路，其特征在于：包括第1级单端转差分电路S2D、第2级单端转差分电路S2D、第1级至第N级触发器电路DFF、 第1级至第N级锁存器电路LAT、第1级至第N级输出缓冲器电路BUF；其中，N为1、2、3…，以下所指N均相同；

所述第1级单端转差分电路S2D、第2级单端转差分电路S2D、第1级至第N级触发器电路DFF、第1级至第N级锁存器电路LAT、第1级至第N级输出缓冲器电路BUF均采用如权利要求1所述的基于差分结构的GaAs逻辑单元而构建；

其中，第1级单端转差分电路S2D，接收串行数据信号DATA：D_ND_N-1…D₂D₁，以产生差分的数据信号，去触发第1级至第N级触发器电路DFF；第2级单端转差分电路S2D，接收时钟信号CLK，以产生差分的时钟信号，并驱动第1级触发器电路DFF；在差分时钟信号高电平触发下，第1级触发器电路DFF接收所述的差分数据信号以产生经过1个时钟周期延时的差分数据信号去驱动第2级触发器电路DFF和第1级锁存器电路LAT，第2级触发器电路DFF接收所述的经过1个时钟周期延时的差分数据信号以产生经过2个时钟周期延时的差分数据信号去驱动第3级触发器电路DFF和第2级锁存器电路LAT，以此类推，第N级触发器电路DFF接收所述的经过N-1个时钟周期延时的差分数据信号以产生经过N个时钟周期延时的差分数据信号去驱动第N级锁存器电路LAT；

在使能信号LE为高电平时，第1级锁存器电路LAT接收第1级触发器电路DFF产生信号以驱动第1级输出缓冲器电路BUF，第2级锁存器电路LAT接收第2级触发器电路DFF产生的输出信号以驱动第2级输出缓冲器电路BUF，以此类推，第N级锁存器电路LAT接收第N级触发器电路DFF产生的输出信号以驱动第N级输出缓冲器电路BUF；

第1级输出缓冲器电路BUF接收第1级锁存器电路LAT产生信号以输出差分信号B1+、B1-，第2级输出缓冲器电路BUF接收第2级锁存器电路LAT产生信号以输出差分信号B2+、B2-，以此类推，第N级输出缓冲器电路BUF接收第N级锁存器电路LAT产生信号以输出差分信号BN+、BN-。

3.根据权利要求2所述的基于差分结构的GaAs串并转换电路，其特征在于：所述第1级单端转差分电路S2D、第2级单端转差分电路S2D分别包括电阻R5、串联二极管、第一负载和第二负载、增强型场效应管E1和增强型场效应管E2；所述电阻R5连接输入信号端IN和所述串联二极管的输入端，所述串联二极管的输出端连接至所述增强型场效应管E1的栅端以及第一负载的一端，所述第一负载的另外一端连接电源电压VEE；增强型场效应管E1的源端连接至电源电压VEE，增强型场效应管E1的漏端连接至所述第二负载的一端和增强型场效应管E2的栅端以及输出端O-；所述增强型场效应管E2的源端连接至电源电压VEE，增强型场效应管E2的漏端连接至第二负载的一端以及输出端O+。