[发明专利]可调节分辨率的TDC及基于该TDC的ADPLL

说明书

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种可调节分辨率的TDC及基于该TDC的ADPLL。

背景技术

锁相环(PLL)是现代电子系统中的重要部件，其在无线通信系统的发射机和接收机中提供载波和本振信号，完成变频转换和同步，以及实现频率和相位调制；在片上系统中，也可以为模拟和数字电路提供工作时钟。

随着集成电路工艺的不断进步，数字电路以不断提高的集成度、开关速度和截止频率而体现出更显著的优势，以全数字锁相环(ADPLL)为代表的数字射频技术相比传统的模拟设计，能够有效降低成本和易于片上系统(SoC)集成。根据应用范围，已有的全数字锁相环主要分为窄带和宽带两类。

如图1所示，为现有技术中窄带ADPLL的结构示意图；其主要由数控振荡器(DCO)101、相位累加器102、时数转换器(TDC)103和数字滤波器104组成。相位累加器102和TDC 103对参考频率FREF信号106与DCO输出的CKV信号107进行鉴频鉴相，得到相位误差，经滤波后形成控制信号，调节DCO的振荡频率。

如图2所示，为现有技术中TDC结构示意图；其采用N个延时单元201级联的延时链实现，每级延时单元的延迟时间决定了TDC的分辨率Δt_res，因此一旦电路设计完成，整个TDC的分辨率是固定不可调节的。对于给定的分辨率Δt_res，为覆盖完整的DCO时钟周期T_CKV，组成TDC的延时单元个数N需要满足下式：

N≥max(TCKV)min(Δtres)---(1)]]>

对于DCO输出频率范围较大(如最高频率和最低频率相差超过50％)的应用，该结构的TDC必须根据最低频率(对应最大时钟周期max(T_CKV))选取延时单元个数N。当DCO输出较高频率时，尽管不需要N个延时单元，但TDC仍然有N个延时单元在工作，造成功耗和面积的浪费。因此，已有的TDC结构和基于TDC的ADPLL主要适用于DCO输出频率范围较窄(如最高频率和最低频率相差小于10％)的应用。

如图3所示，为现有技术中宽带ADPLL的结构示意图，其主要由DCO 301、Bang-Bang鉴频鉴相器(Bang-Bang PFD)302和数字滤波器303组成。由于采用Bang-Bang PFD进行鉴频鉴相，其输出为0或1的二进制数，精度有限，只能进行整数频率合成，不能实现小数频率合成，因此鉴频鉴相精度和相位噪声性能都随之牺牲。

可见，已有的ADPLL，不论是基于TDC的窄带结构还是基于Bang-Bang PFD的宽带结构，都有其自身的局限。

发明内容

本发明的目的是提供一种可调节分辨率的TDC及基于该TDC的ADPLL，能够实现小数频率合成，满足宽频率范围应用要求，同时实现低功耗。

本发明的目的是通过以下技术方案实现的：

一种可调节分辨率的TDC，包括：一条延时链，该延时链包括多级延时单元和多个触发器，每一延时单元均与一触发器相连；

其中，每个延时单元的延迟时间均通过输入的控制信号进行调节，且该控制信号，还用于选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过控制信号所选择且调节延迟时间的延时单元逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

一种可调节分辨率的TDC，包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；