[发明专利]反射内存卡的内存访问装置及方法

权利要求书

1.反射内存卡的内存访问装置，它包括串行通讯接口模块(2)、PCI接口模块(4)；其特征在于，它还包括反射内存模块(1)和光纤接口模块(3)；

反射内存模块(1)包括DDR2存储器和FPGA模块；光纤接口模块(3)包括数据转换模块(31)和光纤收发模块(32)；

DDR2存储器，用于与FPGA模块实现数据交互；

FPGA模块，用于与PCI接口模块(4)实现上位机数据/命令的数据交互；还用于与数据转换模块(31)实现反射内存网络数据的数据交互；还用于与串行通讯接口模块(2)实现串口通信数据的数据交互；

数据转换模块(31)，用于与光纤收发模块(32)实现数据交互；

光纤收发模块(32)，用于与光纤网络设备实现光电转换和串并转换；

FPGA模块包括内存写处理模块(11)、内存读处理模块(12)、读写时序逻辑模块(13)、DDR控制器(14)、初始化模块(15)和刷新计数器(16)；

内存写处理模块(11)，用于接收光纤接口模块(3)发送的数据/FIFO状态信号、串行通讯接口模块(2)发送的数据/FIFO状态信号、PCI接口模块(4)发送的数据/FIFO状态信号和PCI接口模块(4)发送的PCI地址信号，并对接收的信号进行写处理后输出地址信号和数据信号至读写时序逻辑模块(13)；还用于与读写时序逻辑模块(13)之间实现写控制信号的数据交互；

内存读处理模块(12)，用于与串行通讯接口模块(2)之间实现读信号的数据交互；还用于与读写时序逻辑模块(13)之间实现读控制信号的数据交互；还用于接收读写时序逻辑模块(13)发送的数据信号、PCI接口模块(4)发送的PCI地址信号和PCI接口模块(4)发送的PCI控制信号，并对接收的信号进行读处理，并输出地址信号至读写时序逻辑模块(13)、输出数据/FIFO控制信号至串行通讯接口模块(2)、输出上位机数据至PCI接口模块(4)；

读写时序逻辑模块(13)，用于对接收的内存写处理模块(11)发送的地址信号、数据信号、写控制信号、内存读处理模块(12)发送的地址信号和读控制信号进行读写时序逻辑处理后，输出控制信号至DDR2控制器(14)；还用于与DDR2控制器(14)之间实现数据/地址信号的数据交互；

DDR2控制器(14)，用于与DDR2存储器之间实现数据/地址信号的数据交互，还用于接收初始化模块(15)发送的初始化信号、刷新计数器(16)发送的计数信号、读写时序逻辑模块(13)发送的控制信号，并对接收的信号进行处理后输出控制信号至DDR2存储器。

2.根据权利要求1所述的反射内存卡的内存访问装置，其特征在于，所述内存写处理模块(11)包括写入仲裁模块(111)、拆封数据包模块(112)、地址多路开关模块(113)和数据多路开关模块(114)；

写入仲裁模块(111)，用于接收光纤接口模块(3)发送的NET_FIFO状态信号、串行通讯接口模块(2)发送的IN_FIFO状态信号、PCI接口模块(4)发送的HOST_FIFO状态信号、读写时序逻辑模块(13)发送的写完成/写等待信号，并对接收的信号进行写入仲裁，并输出开关量信号至地址多路开关模块(113)和数据多路开关模块(114)，还输出写使能信号至读写时序逻辑模块(13)；

拆封数据包模块(112)，用于接收光纤接口模块(3)发送的地址/数据信号，并将接收的地址/数据信号进行拆封，并输出地址信号至地址多路开关模块(113)，或输出数据信号至数据多路开关模块(114)；

地址多路开关模块(113)，用于接收拆封数据包模块(112)发送的地址信号、PCI接口模块(4)发送的PCI地址信号，并输出地址信号至读写时序逻辑模块(13)；

数据多路开关模块(114)，用于接收写入仲裁模块(111)发送的开关量信号、拆封数据包模块(112)发送的数据信号、PCI接口模块(4)发送的数据信号和串行通讯接口模块(2)发送的数据信号，并输出数据信号至读写时序逻辑模块(13)。