[发明专利]一种星载数传发射机的多数据通道自主选择处理装置

权利要求书

1.一种星载数传发射机的多数据通道自主选择处理装置，其特征在于，包括：

接口芯片，用于接收星上的n路时钟数据信号并对其进行电平转换后输出处理后的时钟数据信号至FPGA芯片；

FPGA芯片，与所述接口芯片连接，用于对所述处理后的时钟数据信号进行识别和判断，以选择有效时钟及其对应的数据通道，并将选出的时钟信号送入PLL电路进行倍频，倍频后的时钟信号再送回FPGA芯片以进行对选通数据的格式变换，得到I、Q两路信号；

PLL电路，与所述FPGA芯片连接，用于对时钟信号进行倍频；

其中，所述n路时钟数据信号对应在n个数据通道传输，所述时钟数据信号包括伴随时钟信号及数据信号，n为正整数；

所述FPGA芯片包括时钟判断选择模块、时钟MUX、数据MUX以及格式变换单元；

所述时钟判断选择模块用于接收来自接口芯片的n路伴随时钟信号并检测，以得到有效时钟的时钟选择信号并将其输入至所述时钟MUX及数据MUX；

所述时钟MUX用于根据所述时钟选择信号对来自接口芯片的n路伴随时钟信号进行选择，选出时钟有效的伴随时钟信号，并将该伴随时钟信号输入所述PLL电路；

所述数据MUX用于根据所述时钟选择信号对来自接口芯片的n路数据进行选择，选出时钟有效的伴随时钟信号所在数据通道的数据信号，并将该数据信号输出至所述格式变化单元进行格式变换，变换得到I、Q两路信号；

所述时钟判断选择模块包括三个相同的时钟判断选择单元及一表决器，每个时钟判断选择单元均对输入的n路伴随时钟信号进行检测，以得到包含有效时钟的选通信号作为初级时钟选择信号，该选通信号包括位数据，三个时钟判断选择单元所输出的三个初级时钟选择信号输入所述表决器进行表决后输出最终的时钟选择信号，该最终的时钟选择信号输入所述时钟MUX及数据MUX以分别进行时钟信号及数据信号的选择。

2.根据权利要求1所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述时钟判断选择单元包括n个时钟检测单元和1个通道选择单元；所述n个时钟检测单元分别接收所述n路伴随时钟信号，并检测输入的所述n路伴随时钟信号对应的时钟是否有效，得到n个检测结果信息；其中，所述n个检测结果信息中，时钟有效的检测结果信息与时钟无效的检测结果信息输入所述通道选择单元进行编码，产生包含有效时钟信息的初级时钟选择信号并输出。

3.根据权利要求2所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述时钟检测单元包括1/m分频器、同步处理单元、上升沿提取单元、上升沿间隔检测单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判断逻辑以及延时监测单元；所述计数器单元包括第一计数器及第二计数器；

所述1/m分频器用于对输入的所述伴随时钟信号进行1/m分频，得到分频时钟信号并输出至所述同步处理单元；

所述同步处理单元用于使用本地时钟对分频时钟信号进行同步化处理，得到同步时钟信号，并输出至所述上升沿检测单元和下降沿检测单元；

所述上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升沿到来的时刻进行检测，得到上升沿时刻信息并输出至所述上升沿间隔检测单元，所述上升沿间隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取第一计数器的计数值并将第一计数器复位，获得上升沿间隔数值并输出至所述判断逻辑；

所述下降沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的下降沿到来的时刻进行检测，得到下降沿时刻信息并输出至所述下降沿间隔检测单元，所述下降沿间隔检测单元根据下降沿时刻信息在每个下降沿到来的时刻读取第二计数器的计数值并将第二计数器复位，获得下降沿间隔数值并输出至所述判断逻辑；

所述判断逻辑用于将上升沿间隔数值及下降沿间隔数值与事先存储好的数值范围做比较；若上升沿之间、下降沿之间的间隔数值均在此数值范围内，则时钟有效，输出置位信息，否则，时钟无效，输出清零信息；

所述延时监测单元用于接收所述置位信息或清零信息，同时对判断逻辑的输出进行监测，若判断出所述分频时钟信号在若干个周期内输出电平均为高，则所述延时监测单元进行一次状态更新，并输出所述置位信息至所述通道选择单元，反之，则输出所述清零信息至所述通道选择单元；

其中，所述数值范围为预先设置的输入时钟最大允许频差范围，m为正整数。