[发明专利]一种半浮栅器件及其制备方法

说明书

技术领域

本发明涉及半导体存储器技术领域，具体涉及一种采用异质结作为漏极的半浮栅器件及其制备方法。

背景技术

挥发性存储器(Nonvolatile memory,NVM)可以在断电情况的长期存储数据，而非挥发性存储器主流结构是浮栅晶体管。

为了进一步提高浮栅半导体存储器的性能，提出了半浮栅晶体管(Semi-Floating Gate Transistor,SFGT)的概念，在器件漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入隧穿场效应晶体管(Tunneling Field Effect Transistor,TFET)对浮栅进行充放电。半浮栅晶体管利用遂穿晶体管的带间遂穿机制(Band-to-Band Tunneling)降低了器件的工作电压，提高了器件的存储速度。

半浮栅存储器可以取代一部分的静态随机存储器(SRAM)。传统SRAM需用6个MOSFET晶体管才能构成一个存储单元，集成度较低，占用面积大。半浮栅晶体管则可以单个晶体管构成一个存储单元，存储速度接近由6个晶体管构成的SRAM存储单元。因此，由半浮栅晶体管(SFGT)构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。其基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。

图1是现有的半浮栅器件的剖面示意图，其包括：在半导体衬底100内形成具有半导体衬底相反掺杂类型的源区102和漏区103，半导体衬底100可以为单晶硅、多晶硅或者绝缘体上的硅。在半导体衬底100内、介于源区102和漏区103之间形成有器件的平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层。在源区102和漏区103内还分别形成高掺杂浓度的掺杂区111和掺杂区112，掺杂区111和掺杂区112与源区和漏区具有相同的掺杂类型。

在源区102、沟道区116和漏区103之上形成有第一层绝缘层104，且在漏区103之上形成第一层绝缘层104和浮栅开口区域105形成一个作为电荷存储节点的浮栅107，浮栅107具有与漏区103相反的掺杂类型，且浮栅107中掺杂杂质会通过浮栅开口区域105扩散至漏区103中形成扩散区106，从而通过浮栅开口区域105在浮栅107与漏区103之间形成一个PN结二极管。

覆盖浮栅107和所述PN结二极管结构形成有第二层绝缘层108。在第二层绝缘层108之上、覆盖并包围浮栅107形成有器件的控制栅109。在控制栅109的两侧还形成有侧墙110。该半导体存储器还包括由导电材料形成的用于将源区102、控制栅109、漏区103、半导体衬底100与外部电极相连接的源区的接触113、控制栅的接触114、漏区接触115和衬底接触117。

以N型半浮栅器件为例，当控制栅109施加负偏压并且漏区103施加正偏压时，扩散区106、漏区103与漏区掺杂区112形成一个平面TFET，此时TFET沟道形成P型沟道，并在漏区103与漏区扩散区112之间发生带间遂穿，此时电流由漏区掺杂区112经过沟道流入半浮栅107之中，半浮栅中的电荷增加，该过程即为写入逻辑“1”；当控制栅109施加正偏压并且漏区103施加负偏压，扩散区106与漏区103构成的PN结二极管正偏，使得半浮栅107中存储的电荷释放，半浮栅中的电荷减少，该过程即为写入逻辑“0”的过程。这样电荷注入和释放过程不同于传统浮栅器件工作模式，使得器件的工作电压大大降低，存储速度提高。

但是如图1所示的现有技术的SFGT具有以下缺陷：

嵌入的TFET为平面结构，需要占据更多的衬底面积导致芯片的集成密度降低；

平面结构的TFET在发生遂穿时漏电较高；

嵌入的硅材料的TFET禁带宽度较高导致带间遂穿的发生率不高，导致器件存储速度降低。

因此，改进现有的半浮栅器件，使其克服上述缺陷，是具有重要意义的。

发明内容

为了克服以上问题，本发明旨在提供一种半浮栅器件及其制备方法，从而减小漏电缺陷，提高芯片的集成密度，以及提高器件的遂穿发生率和存储速度。