[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种具有自对准超陡后退 阱(SSRW)的半导体器件及其制造方法。

背景技术

集成电路技术的重要发展趋势之一是缩微化，以提高集成度和降低 制造成本，并满足器件性能和功耗等方面的应用要求。然而随着金属氧 化物半导体场效应晶体管(MOSFET)栅长持续减小会产生短沟道效应。 利用超陡后退阱(SSRW)，可以减小耗尽层的厚度，从而抑制短沟道效 应。

SSRW通常形成于栅极和源/漏极形成之前，除了沟道区以外，所述 SSRW掺杂还存在于源极区和漏极区。这将导致MOSFET器件中的带- 带隧穿漏电流和源/漏结电容增加。器件制造工艺中引入的较大热预算也 使得难以获得更陡峭的SSRW和更薄的耗尽层。这些都限制了利用 SSRW抑制短沟道效应及对器件性能的提升。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法， 其中可以提供自对准的超陡后退阱(SSRW)。

根据本公开的一个方面，提供了一种半导体器件，包括：在衬底上 形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及 自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱，其中，超陡 后退阱的横向边缘不超出栅堆叠或源漏延伸区的相应横向边缘。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括： 在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导 体层；在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模， 进行针对源/漏的第一离子注入；去除牺牲栅堆叠中至少牺牲栅导体层， 以在侧墙内侧留下开口；在开口的侧壁上形成侧墙，并经侧壁上形成有 侧墙的开口进行第二离子注入，以形成自对准于栅堆叠下方的第二掺杂 区；以及进行退火，形成源/漏区和超陡后退阱。

根据本公开的实施例，可以形成自对准于栅堆叠的SSRW。通过内 侧墙，可以减小沟道区中SSRW与源/漏极区的掺杂重叠。例如，SSRW 的横向边缘可以不超出栅堆叠或源漏延伸区的相应横向边缘(例如，相 对于栅堆叠或源漏延伸区的相应横向边缘向内缩进)。因此，可以避免在 源/漏区不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/漏结电 容。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他 目的、特征和优点将更为清楚，在附图中：

图1-9是示意性示出了制造根据本公开实施例的半导体器件的流程 的截面图；

图10是示意性示出了根据本公开实施例的半导体器件的截面图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描 述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中， 省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非 是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可 能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限 制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不 同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上” 时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在 居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”， 那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

图10是示意性示出了根据本公开实施例的半导体器件的截面图。

如图10所示，根据该实施例的半导体器件可以包括衬底1000。衬 底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等， 化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、 InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以 体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于 此。