[发明专利]高压行译码电路

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种高压行译码电路。

背景技术

非易失性存储器(NVM)在高压编程操作时需要高压，编程(program)时选中需要正编程电压，正编程电压一般为能够实现电子注入到存储管的栅极的正高压(vpos)，正高压要大于NVM的工作的电源电压(vpwr)；编程时不选中为负擦除电压，负擦除电压一般为在擦除(erase)操作时能够实现将电子从存储管的栅极的擦除的负高压(vneg)。擦除时选中需要负擦除电压即vneg，不选中为正编程电压即vpos。

非易失性存储器进行编程或擦除操作所需的电压由高压行译码电路实现，如图1所示，是现有高压行译码电路图；现有高压行译码包括高压译码模块101，第一译码器(decode1)102，第二译码器(decode2)103，高压控制模块(hv1)104。decode1主要为多位译码模块，deocde2主要为2-4译码器，hv1主要为高压控制模块。

输入信号包括3个，分别为信号A、信号B和信号C。信号A和B为解码信号，同时为1，代表选中。信号C为模式控制信号，0表示编程，1表示擦除。

信号A和信号C经过decode1模块生成高压译码信号X2SP和X2SN；信号B经过decode2模块生成高压译码信号OE_DP、OE_SPB、OE_SN和OE-DNB；信号C经过hv1模块生成高压信号VDP和VDN。

高压译码模块101包括8各MOS晶体管，分别为PMOS管m101、m102、m103和m104以及NMOS管m105、m106、m107和m108。现有高压行译码电路的输入输出信号和中间的译码信号以及对应的控制关系如表一所示。

表一

信号OE_DP、OE_SPB、OE_SN和OE_DNB分别加到PMOS管m101、m102以及NMOS管m105、m106的栅极，用于控制这四个MOS晶体管的通断。通过对PMOS管m101和m102栅极的控制实现将信号VDP或X2SP输入到PMOS管m103的栅极并最后控制正高压vpos是否接通到输出端实现行译码信号gwls的正高压vpos输出。通过对NMOS管m105和m106栅极的控制实现将信号VDN或X2SN输入到NMOS管m107的栅极并最后控制负高压vneg是否接通到输出端实现行译码信号gwls的负高压vneg输出。PMOS管m104的栅极接地vgnd，NMOS管m108的栅极电源电压vpwr。

发明内容

本发明所要解决的技术问题是提供一种高压行译码电路，具有更小的面积。

为解决上述技术问题，本发明提供的高压行译码电路包括高压译码模块，所述高压译码模块包括：第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第六NMOS管。

所述第一PMOS管的栅极连接第一译码信号，所述第二PMOS管的栅极连接第二译码信号，所述第一译码信号和所述第二译码信号互为反相，所述第一译码信号的低电平为0、高电平为正编程电压。

所述第三NMOS管的栅极连接第三译码信号，所述第四NMOS管的栅极连接第四译码信号，所述第三译码信号和所述第四译码信号互为反相，所述第三译码信号的低电平为负擦除电压、高电平为电源电压。

所述第五PMOS管的栅极接地，所述第六NMOS管的栅极连接电源电压。

所述第一PMOS管的漏极连接第五译码信号，所述第二PMOS管的源极连接第六译码信号，所述第三NMOS管的漏极连接第七译码信号，所述第四NMOS管的源极连接第八译码信号，所述第五译码信号和所述第六译码信号的低电平都为0、高电平都为正编程电压；所述第七译码信号和所述第八译码信号的低电平都为负擦除电压、高电平都为电源电压。

所述第一PMOS管的源极、所述第二PMOS管的漏极和所述第五PMOS管的漏极连接在一起，所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第六NMOS管的漏极连接在一起，所述第五PMOS管的源极和所述第六NMOS管的源极连接在一起并作为行译码信号输出端。