[发明专利]一种基于扩展汉明码的二维乘积码编码装置及编码方法

权利要求书

1.一种基于扩展汉明码的二维乘积码编码装置，其特征在于，该装置包括：信息输入缓存模块、编码控制电路模块、编码信息存储电路模块和子码编码逻辑电路模块，所述信息输入缓存模块用于利用FIFO存储器将编码原始信息进行存储并输出编码数据流至所述编码信息存储电路模块，同时输出编码使能信号至所述编码控制电路模块；所述编码控制电路模块，用于在所述编码使能信号有效后启动电路内部的计数器，并在时钟周期内利用选择器控制信号和地址控制信号对所述编码信息存储电路模块进行控制，最终输出编码信息和编码输出使能信号；所述编码信息存储电路模块，用于在所述时钟周期内对所述编码数据流进行存储，然后根据所述选择器控制信号和所述地址控制信号利用所述子码编码逻辑电路模块进行子码编码，并将信息位数据流和校验位数据流输送至所述编码控制电路模块用于输出所述编码信息。

2.根据权利要求1所述的基于扩展汉明码的二维乘积码编码装置，其特征在于，所述编码信息存储电路模块包括：四个选择器、含有k个k位的信息位寄存器的信息位寄存器组、含有k个n-k位的行校验寄存器的行校验寄存器组、含有k个n-k位的列校验寄存器的列校验寄存器组、含有n-k个n-k位的双重校验寄存器的双重校验寄存器组，每个寄存器组的输入端都连接相应选择器的输出，其中n为所述编码信息子码长度，k为所述信息位数据的长度。

3.根据权利要求2所述的基于扩展汉明码的二维乘积码编码装置，其特征在于，所述编码控制电路模块内部计数器的计数范围为1～n+2k。

4.根据权利要求1所述的基于扩展汉明码的二维乘积码编码装置，其特征在于，所述子码编码逻辑电路模块包括：

可重构行码编码运算电路，用于对所述编码信息存储电路模块存储的行信息数据流进行扩展汉明码编码，并将编码后的行校验数据流反馈给所述编码信息存储电路模块进行存储；

可重构列码编码运算电路，用于对所述编码信息存储电路模块存储的列信息数据流进行扩展汉明码编码，并将编码后的列校验数据流反馈给所述编码信息存储电路模块进行存储；

所述可重构列码编码运算电路和所述可重构行码编码运算电路采用相同的电路结构。

5.一种基于扩展汉明码的二维乘积码编码方法，其特征在于，该方法包括以下步骤：

(1)信息输入缓存模块利用FIFO存储器将编码原始信息进行存储并输出编码数据流至编码信息存储电路模块，同时输出编码使能信号至编码控制电路模块；

(2)所述编码控制电路模块在所述编码使能信号有效后启动电路内部的计数器，并在时钟周期内利用选择器控制信号和地址控制信号对子码编码逻辑电路模块进行控制；

(3)所述编码信息存储电路模块在所述时钟周期内对所述编码数据流进行存储，然后根据所述选择器控制信号和所述地址控制信号利用子码编码逻辑电路模块进行子码编码，并将所得到的校验位信息进行存储，以及将信息位数据流和校验位数据流输送至所述编码控制电路模块；

(4)所述编码控制电路模块根据所述信息位数据流和所述校验位数据流得到完整的编码信息并进行输出，同时输出编码输出使能信号。

6.根据权利要求5所述的基于扩展汉明码的二维乘积码编码方法，其特征在于，所述编码控制电路模块内部计数器的计数范围为1～n+2k，其中n为所述编码信息子码长度，k为所述信息位数据的长度。

7.根据权利要求6所述的基于扩展汉明码的二维乘积码编码方法，其特征在于，所述编码信息存储电路模块包括：选择器、信息位寄存器组、行校验寄存器组、列校验寄存器组、双重校验寄存器组，每个寄存器组分别与对应的选择器连接，所述子码编码逻辑电路模块包括可重构行码编码运算电路和可重构列码编码运算电路，步骤(3)中所述编码信息存储电路模块在所述时钟周期内进行数据存储、子码编码和数据流的输送，包括以下步骤：

计数值为1～k：依次将所述编码数据流存入编码信息存储电路模块中的信息位寄存器组中，所述信息位寄存器组包含k个k位的信息位寄存器；

计数值为k+1～2*k：将信息位寄存器组中存储的数据作为行信息数据流依次送至所述可重构行码编码运算电路进行编码得到行校验位数据，并将所述行校验数据依次存储至行校验寄存器组中，所述行校验寄存器组包含k个n-k位的行校验寄存器；同时，将信息位寄存器组的比特数据从最高位到最低位依次取出，且信息位寄存器1的比特位为最高位，信息位寄存器k的相同比特位为最低位合并后作为列信息数据流依次送至所述可重构列码编码运算电路进行编码得到列校验位数据，并将所述列校验位数据依次存储至列校验寄存器组，所述列校验寄存器组包含k个n-k位的列校验寄存器；

计数值为2*k+1～n+k：每计数一次将所述列校验寄存器组的最高位至最低位作为行信息数据流送入所述重构行码编码运算电路，并将得到的行信息数据流依次存入双重校验寄存器组，所述双重校验寄存器组包含n-k个n-k位的双重校验寄存器；

同时，在此计数范围内，同步进行编码信息的输出，将信息位寄存器中存储的数据与对应的行校验寄存器中存储的数据，前者作为高位后者作为低位，合并为一个n比特的编码数据送至所述编码控制电路模块，所述编码控制电路模块输出编码信息，同时编码输出使能有效；

计数值为n+k+1～n+2*k：在计数范围n+k+1～2*k内，继续将所述编码信息存储电路模块中的编码信息输出；在计数范围2*k+1～3*k内，输出的编码信息由信息位寄存器中的数据与行校验寄存器中的数据合并而成的并行n比特数据；在计数范围3*k+1～n+2*k内，输出的编码信息由列校验寄存器和双重校验寄存器中的数据合并而成的并行n比特数据。