[发明专利]两步TDC的全时间域误差校正电路

说明书

技术领域

本发明涉及集成电路设计领域，特别涉及一种两步时间数字转换器的全时间域误差校正方法。

背景技术

图1所示的并行两步量化结构，其中Start信号与Stop信号是被并行输入到粗细量化中的，因此传输路径上的延时不匹配将对粗细量化结果均有影响，以致将整个转换精度限制在了粗量化的精度。虽然可以通过在传输路径上添加Dummy管或者延时单元予以校正，但是工艺偏差和器件失配是不可避免的，以致传输延时失配带来的量化误差依然无法有效地解决。

在图1中，Start信号与Stop信号在到粗量化前的传输延时差为τ₁ -τ₂ ，在到达细量化前的传输延时差为τ₃ -τ₄ 。为了消除传输路径上的延时失配对整个转换所造成的影响，应满足如下关系：

τ₁-τ₂＝τ₃-τ₄(1)

但实际中，由于工艺偏差和器件失配的存在，使得上式不可能成立。为此，对各种失配情况所带来的影响进行分析是十分必要的。为了简化分析过程，假设Start信号在粗细量化中的传播是同步的，因而只需对Stop信号在传输路径中的延时失配问题进行讨论。用Stop_c信号来表示到达粗量化的Stop信号，而用Stop_ST1信号表示到达细量化的Stop信号。

T_error＝τ₂-τ₄，τ₁＝τ₃(2)

在图3所示的情形下，当Stop_ST1在时钟低电平到达时，在误差T_error 处在-T～+T(T为时钟周期)范围内，粗量化Stop信号可能位于Stop_c1，Stop_c2，Stop_c3位置处。Stop_c1表示延时误差在0～+T之间；Stop_c2表示延时误差在-T/2～+T/2之间；Stop_c3表示表示延时误差在-T～0之间。当Stop处于Stop_c1时，Stop_ST1在时钟上升沿之前到来，Stop_c1在时钟上升沿之后到来，则致使粗量化中计数器的实际计数结果C_real为C+1，而对于Stop_ST1信号而言理想的计数结果C_ideal应为C。此时，粗量化计数器可能多计1，从而造成整个量化结果的误差。

反之，当Stop_ST1在时钟高电平到达时，在误差-T～+T范围内，粗量化Stop信号可能位于Stop_c2，Stop_c3，Stop_c4位置处。Stop_c2表示表示延时误差在0～+T之间；Stop_c3表示延时误差在-T/2～+T/2之间；Stop_c4表示表示延时误差在-T～0之间。当Stop处于Stop_c4时，Stop_ST1在时钟上升沿之后到来，Stop_c4在时钟上升沿之前到来，如图4所示。这种情况将致使粗量化中计数器的实际计数结果C_real为C-1，而对于Stop_ST1信号而言理想的计数结果C_ideal应为C。此时，粗量化计数器可能少计1，从而造成整个量化结果的误差。

通过对所有误差情况的分析，可知粗量化计数器的实际计数结果C_real多计1或少计1都将造成整个量化结果的误差。

发明内容