[发明专利]用于实现动态无序处理器流水线的方法和装置

说明书

本申请公开了用于实现动态无序处理器流水线的方法和装置。一种用于优化的动态无序超长指令字(VLIW)流水线的硬件/软件协同设计。例如，装置的一个实施例包括：指令取出单元，其用于将超长指令字(VLIW)按其程序顺序从存储器中取出，VLIW中的每一个包括多个精简指令集计算(RISC)指令字节，这些字节按照去除它们之间的数据流依赖关系和假输出依赖关系的顺序被集中到VLIW中；解码单元，其用于按照VLIW的程序顺序对其进行解码，并且并行地输出每个经解码的VLIW的字节；以及无序执行引擎，其用于优选地并行于其他字节来执行这些字节，其中，以不同于从解码单元中接收这些字节的顺序来执行这些字节中的至少一些，无序执行引擎具有在执行操作时不检查这些字节之间的数据流依赖关系和假输出依赖关系的一个或多个处理级。

背景

技术领域

本发明总体涉及计算机处理器领域。更具体地说，本发明涉及用于实现动态无序处理器流水线的装置和方法。

相关技术描述

当前，许多主流处理器基于或多或少共享相同的无序流水线实现的高级原理的动态无序微架构。伴随着每一代的仅能硬件实现的无序设计，改善这些处理器的性能、功率效率、面密度和硬件可扩展性变得日益困难。

附图说明

结合以下附图，从以下详细描述可获得对本发明更好的理解，其中：

图1A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图1B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图2是根据本发明的各实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图；

图3示出根据本发明的一个实施例的系统的框图；

图4示出根据本发明的实施例的第二系统的框图；

图5示出根据本发明的实施例的第三系统的框图；

图6示出根据本发明的实施例的芯片上系统(SoC)的框图；

图7示出根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图8示出用于超长指令字(VLIW)字节(syllable)的指令格式的一个实施例；

图9示出包括多个字节的超长指令字(VLIW)的一个实施例；

图10A-B示出常规的无序(OOO)流水线和根据本发明的一个实施例的OOO流水线；

图11A-B示出二进制码中相邻的多个常规微操作(uop)之间的依赖关系以及多个字节之间的依赖关系；

图12A-B示出常规处理器中的寄存器重命名和本发明的一个实施例中所采用的寄存器重命名；

图13A-B示出常规OOO处理器中以及根据本发明的一个实施例的寄存器重命名、调度器逻辑和取消逻辑；

图14A示出包括重命名/分配(allocate)级、调度级和分派(dispatch)级之间的多个交叉开关的常规流水线；

图14B示出根据本发明的一个实施例的包括重命名/分配级、调度级和分派级的流水线；

图15示出解码级之后的处理器流水线的一个实施例；以及

图16示出基于指令依赖关系的指令序列的重布置的一个实施例。

具体实施方式