[发明专利]半导体存储器器件和存储器系统在审
| 申请号： | 201510096421.3 | 申请日： | 2015-03-04 |
| 公开（公告）号： | CN105280232A | 公开（公告）日： | 2016-01-27 |
| 发明（设计）人： | 原德正;芳贺琢哉 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G11C16/26 | 分类号： | G11C16/26 |
| 代理公司： | 北京市中咨律师事务所 11247 | 代理人： | 杨晓光;于静 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 半导体 存储器 器件 系统 | ||
相关申请的交叉引用
本申请要求2014年7月10日提交的美国临时申请号62/023060的优先权，通过引用将其整个内容并入到此处。
技术领域
此处描述的实施例通常地涉及半导体存储器器件。
背景技术
已知存储器基元被三维设置的NAND闪存。
发明内容
实施例的目的为提供改善的半导体存储器器件和存储器系统。
实施例提供
一种半导体存储器器件，所述半导体存储器器件包含：
多个晶体管，每个包括电荷积累层和控制栅极，并且所述多个晶体管被层叠在半导体衬底之上；
多个NAND串，每个所述多个NAND串包括串联连接的多个所述晶体管；
位线，所述位线被电气连接到位于所述串联连接的一端侧上的第一晶体管的一端；
源线，所述源线被电气连接到位于所述串联连接的另一端侧上的第二晶体管的一端；以及
多个串集合，每个所述多个串集合包括多个所述NAND串，
其中，在所述串集合中的一个，在第一NAND串中的所述第一晶体管具有第一阈值，并且在第二NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。
此外，实施例提供
一种存储器系统，所述存储器系统包含：
能够持有数据的半导体存储器器件；以及
控制所述半导体存储器器件的控制器，
其中，所述半导体存储器器件包括：
多个晶体管，每个所述多个晶体管包括电荷积累层和控制栅极，并且被层叠在半导体衬底之上；
多个NAND串，每个所述多个NAND串包括串联连接的多个所述晶体管；
位线，所述位线被电气连接到位于所述串联连接的一端侧上的第一晶体管的一端；
源线，所述源线被电气连接到位于所述串联连接的另一端侧上的第二晶体管的一端；以及
多个串集合，每个所述多个串集合包括多个所述NAND串；
其中，在所述串集合中的一个，在第一NAND串中的所述第一晶体管具有第一阈值，并且在第二NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。
根据实施例，可以提供改善的半导体存储器器件和存储器系统。
附图说明
图1为根据第一实施例的存储器系统的框图；
图2为根据第一实施例的半导体存储器器件的框图；
图3和图4为根据第一实施例的存储器基元阵列的电路图和截面图；
图5为示出根据第一实施例的用于存储器基元的阈值分布的图。
图6和图7为根据第一实施例的测试方法的流程图；
图8为根据第一实施例的存储器基元阵列的电路图；
图9为根据第一实施例的各种信号的时序图；
图10为根据第一实施例的存储器基元阵列的电路图；
图11为根据第一实施例的各种信号的时序图；
图12为根据第二实施例的测试方法的流程图；
图13为根据第二实施例的页数据的示意图；
图14为示出根据第三实施例的用于存储器基元的阈值分布的图；
图15为根据第三实施例的位线电势的时序图；
图16为根据第四实施例的测试方法的流程图；
图17为根据第四实施例的半导体存储器器件的框图；
图18为根据第四实施例的测试方法的流程图；
图19和图20为根据第五实施例的写入操作的流程图；
图21为根据第五实施例的页数据的示意图；
图22为根据第五实施例的读取操作的流程图；
图23为根据第五实施例的页数据的示意图；
图24为页数据的示意图；
图25和图26为根据第六实施例的存储器基元阵列的电路图和截面图；
图27为示出根据第一实施例的用于存储器基元的阈值分布的图；以及
图28和图29为根据第六实施例的存储器基元阵列的电路图。
具体实施方式
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于株式会社东芝，未经株式会社东芝许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
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