[发明专利]基于JKFF的QCG电路单元

说明书

技术领域本发明涉及一种由两种触发边沿的JK触发器(JKFF)和MOS管组成的产生四值时钟(Quaternary Clock，简称QCLK或QC)的电路单元。

背景技术由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期中有六种跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以基于四值时钟的触发器有着结构简单和功耗低等特点^[1]。

从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文献[2，3]也利用四值时钟设计了相关的多值触发器。从相关的研究文献中可以看出，四值时钟QCLK在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述文献中使用的四值时钟有一个共同的特点，即被用到的四值时钟都是用仿真软件模拟产生，而非由实际的集成电路生成。调查研究发现，目前尚无研究文献提及生成四值时钟QCLK的方法以及相关的电路，也即，一个简单而实用的四值时钟发生器(Quaternary Clock Generator，简称QCG)目前还是个空缺。而时钟是数字系统中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二值时钟信号可由石英晶体多谐振荡器产生，而四值时钟目前还只能通过仿真软件模拟产生。这将限制四值时钟的实际应用，文献[1-3]中基于四值时钟的触发器也将难以得到实用。

为解决这一实际应用中的问题，即目前没有四值时钟发生器QCG，本发明利用石英晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压开关理论[4，5]等知识从开关级来发明一种产生四值时钟的QCG电路单元，以求发明的电路简单、稳定高效和实用，以解决目前没有QCG集成电路单元的问题。

参考文献：

[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-eJKges-triggereJK flip-flop baseJK on multivalueJK clock，International Journal of Electronics，2013，100，(12)，pp.1637-1645.

[2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997，25，(8)，pp.52-54.

[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-ValueJK CMOS Flip-Flop Employing Multiple-ValueJK Clock，Journal of Computer Science anJK Technology，2005，20，(2)，pp.237-242.

[4]Wu，X.，Prosser，F..JKesign of ternary CMOS circuits baseJK on transmission function theory，International Journal of Electronics，1988，65，(5)，pp.891-905.

[5]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops&Their Applications.IEE ProceeJKings on Computer&JKigital Techniques，1988，135，(5)，pp.266-272.

发明内容针对目前不能用简单的集成电路生成四值时钟的问题，即没有QCG电路单元的问题，本发明的内容就是创造一种能产生文献[1]中使用的四值时钟QCLK的QCG电路单元，且发明的QCG电路单元要电路结构简单、工作高效，且其输入输出信号要满足以下四项要求：

1)发明的电路单元有两个输入信号：二值时钟CLK及其反信号它们逻辑值取值为{0，3}且占空比为50％，即高低电平的时间比为1∶1；

2)发明的电路单元有一个输出信号：四值时钟QCLK，它的电平逻辑值取值为{0，1，2，3}，在一个时钟周期内其电平逻辑值的输出次序为0→1→2→3→2→1→0，每次输出电平的持续时间相等；

3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3∶1；

4)四值时钟QCLK应有极高的频率和幅度稳定度，满足相关时钟要求；

附图说明下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是本发明基于JKFF的QCG电路单元的线路图。