[发明专利]一种应用于静态随机存储器电路的高速电流灵敏放大器

说明书

技术领域

本发明属于存储器设计技术领域，涉及静态随机存储器读取电路设计，特别是涉及一种应用于静态随机存储器电路的高速电流灵敏放大器。

背景技术

静态随机存储器属于易失性存储器，因为其外围控制电路相对简单、读写速度较快而广泛应用于处理器缓存部分；常见于车子设备、智能设备、网络设备等。静态随机存储器的外围电路主要由地址译码电路、写驱动电路、灵敏放大器、读输出及数据选择电路组成；其中灵敏放大器是最为关键的外围电路。

静态随机存储器电路中，每对位线可能会几十个甚至几百个存储单元，所以导致位线负载电容较大，特别是先进工艺下，存储器的大容量设计当中；其读取速度由于负载电容大而降低。

静态随机存储器中的灵敏放大器，主要有电压灵敏放大器和电流灵敏放大器。由于先进工艺中，电压灵敏放大器其读速度较电流灵敏放大器慢，因此设计电流灵敏放大器有利于提高存储器读速度。如图1所示，传统的电流灵敏放大器1由参考电流源11、锁存型灵敏放大电路12及偏置电路13构成。所述参考电流源11可以用单个NMOS管提供参考电流Iref；所述锁存型灵敏放大电路12包括第一上拉管PU1、第二上拉管PU2和第一下拉管PD1、第二下拉管PD2构成的互锁结构及输出级反相器121及122；所述偏置电路15简单利用单个NMOS管即可提供所需偏置电流。存储单元2输出单元电流Icell经由位线信号BL连接至所述锁存型灵敏放大电路12，所述参考电流源11通过反位线信号BLB连接至所述锁存型灵敏放大电路12，所述位线信号BL及所述反位线信号BLB还连接预充电电路3。

传统电流灵敏放大器1的工作原理如下：

如图1所示中，静态随机存储器电路根据地址信号选中存储阵列中对应的所述存储单元2后，所述位线信号BL和所述反位线信号BLB首先通过预充电电路3将两者电压充电至高电平；当字线信号WL(图中未显示)抬高后，所述位线信号BL和所述反位线信号BLB的两条单元通路流过的电流有量级差别；当电流差达到灵敏放大器的最低感知电流容限时，时序控制电路(图中未显示)将所述偏置电路13激活，即控制信号SA_en置为高电平。现假设单元电流Icell比参考电流Iref小：

由于所述位线信号BL及所述反位线信号BLB都充电至高电平，所以两者初始值都相同，接近于电源高电平，所以所述第一上拉管PU1和所述第二上拉管PU2都处于截止状态。所述控制信号SA_en到达后，很快将所述第一下拉管PD1和所述第二下拉管PD2的源极COM快速拉低，由于所述第一下拉管PD1和所述第二下拉管PD2的源漏极电流的流向，导致所述位线信号BL和所述反位线信号BLB的电平都降低；由于所述参考电流Iref比所述单元电流Icell大，流过所述第二下拉管PD2源漏极电流比所述第一下拉管PD1要大，所以所述反位线信号BLB节点的放点速度比所述位线信号BL快，所以所述反位线信号BLB的电平比所述位线信号BL更低，所述第二下拉管PD2比所述第一下拉管PD1提前由深线性区进入饱和区。当所述反位线信号BLB的电压比电源电压VDD低一个上拉管的阈值电压时，此时所述第一上拉管PU1导通，进入线性区，利用源漏端小电流对所述位线信号BL进行缓慢充电，阻止所述位线信号BL的电压下降；随后所述第二上拉管PU2也导通进入线性区，不过相比之下，所述第二上拉管PU2源漏电流比所述第一上拉管PU1源漏电流小；另外，所述反位线信号BLB节点的放电多，充电少，而所述位线信号BL节点的放电少，充电多；当所述第一上拉管PU1管进入饱和区时，所述位线信号BL充电大于放电，导致所述位线信号BL的电压升高；所述第二上拉管PU2也会进入饱和区，但是其时间很短，很快会由于所述位线信号BL的电压升高而进入线性区，最后截止；而所述第二下拉管PD2维持饱和区，对所述反位线信号BLB一直放电；所述第一下拉管PD1会由于所述反位线信号BLB的过度放电而进入线性区，最后截止；最后所述第一上拉管PU1和所述第二下拉管PD2导通，所述第二上拉管PU2和所述第一下拉管PD1截止，维持所述位线信号BL的高电平和所述反位线信号BLB的低电平；最终，再将所述位线信号BL和所述反位线信号BLB的电压通过反相器输送到输出端SO、SOB，完成读取操作。

从以上看出，感知电流小时，灵敏放大器的读取速度慢；即输出端SO和SOB电压的高电平过度到输出端SO的高电平和输出端SOB的低电平(或者相反)，需要经历一段时间，这在高速静态随机存储器电路设计中很难应用。

因此，如何提高灵敏放大器的读取速度已成为本领域技术人员亟待解决的问题。

发明内容