[发明专利]访问计数设备、存储器系统和访问计数方法

说明书

本申请基于并且要求于2014年3月17日提交的日本专利申请No.2014-053298的优先权的益处，其全部公开内容通过引用合并于此。

技术领域

本发明涉及访问计数设备、存储器系统以及访问计数方法。

背景技术

随着半导体存储器的制造工艺中的小型化的进步，在诸如DRAM(动态随机存取存储器)的半导体存储器中，邻近访问集中式字线的字线上的诸如串扰的电冲击增加。这导致了电容器中的泄漏增加并且在连接到邻近字线的存储器单元中发生数据错乱问题。例如，当对给定行地址的访问的数目在具有小于40nm(纳米)的处理规则的DRAM中在刷新间隔内达到成千上万时，该问题成为实际。

为了避免该问题，通常采用以下两种措施。第一种措施是缩短刷新周期。缩短刷新周期在数据混淆发生之前启用存储器单元的刷新。

第二种措施是，当访问集中于行地址时，将刷新从存储器控制器发布到要受影响的邻近行地址。例如，在每个行地址处，计数对其的访问的数目。然后，将刷新发布到对其的访问数目达到阈值(例如，300,000)的行地址的邻近行地址。随后，可以防止数据混淆在邻近行地址处发生。

专利文献1(日本专利申请特开No.9-265784)公开了与该问题相关的技术。该相关技术是通过使对数据“0”的访问与对数据“1”的访问进行区分来计数对每个存储器单元的访问，并且然后刷新计数值超过阈值的每个存储器单元。

专利文献2(日本专利申请特开No.2005-251256)还公开了一种涉及该问题的技术。该技术通过对字线的激活的数目进行计数来防止电荷泵送现象。

然而，假设在半导体存储器的制造工艺中的小型化的进一步提高在未来增加对邻近字线的影响，并且数据混淆更容易发生。因此，为了检测在刷新间隔中对其访问集中的行地址，计数对行地址的访问的数目的技术是重要的。然而，在专利文献1中描述的以上一般措施和相关技术具有以下问题。

缩短刷新周期的一般措施产生了由于频繁刷新而导致的功耗增加的问题。另外，一般措施还产生了下述问题：因为诸如读和写的存储器访问在每次刷新期间被中断，所以频繁刷新降低了访问性能。

而且，向邻近行地址发布刷新的一般措施需要向每个行地址提供计数器，以便于计数对每个行地址的访问的数目。例如，4-Gb(吉比特)DRAM需要用于2¹⁵个行地址中的每一个的计数器。这产生了半导体芯片面积增加的问题。

而且，专利文献1中描述的技术需要向每个存储器单元提供两个计数器。因此，该技术产生了半导体芯片面积增加的问题。在专利文献2中描述的技术需要提供分别用于列和行的两个计数器。因此，该技术产生了半导体芯片面积增加的问题。

半导体芯片面积的增加的这些问题不仅在DRAM芯片中提供计数器的情况中发生，而且在存储器控制器中提供计数器的情况中发生。

发明内容

进行本发明以解决以上问题。本发明的主要目的在于提供一种通过较小电路规模来计数对半导体存储器中的行地址的访问的数目的技术。

本发明的第一方面是一种访问计数设备，包括：行地址存储单元，存储多达在对存储器单元的访问中指定的特定数目n(n是等于或大于1的整数)的行地址；计数器，对存储在行地址存储单元中的每个行地址的访问频率进行计数；以及重置控制器，向行地址存储单元通知用新行地址代替n个行地址中的一个或者丢弃n个行地址中的一个，并且还向计数器通知重置对被代替或丢弃的行地址的访问频率。

本发明的第二方面是包括以上访问计数设备的存储器系统和包括存储器单元的存储器单元阵列。

本发明的第三方面是一种访问计数方法，包括：存储多达在对存储器单元的访问中指定的特定数目n(n是等于或大于1的整数)的行地址；计数对所存储的行地址中的每一个的访问频率；用新行地址代替n个行地址中的一个或者丢弃n个行地址中的一个；以及重置对所代替或所丢弃的行地址的访问频率。

根据本发明，在半导体存储器中，以较小的电路规模来计数对行地址的访问。

附图说明

当读取附图时，本发明的示例性特征和优点从以下详细说明变得明显，其中：

图1是示出本发明的第一示例性实施例中的存储器系统的配置的框图；

图2是示出本发明的第一示例性实施例中的访问计数设备的功能框图；

图3是示出本发明的第一示例性实施例中的访问计数设备中的每个刷新间隔中的重置操作的流程图；

图4是示出本发明的第一示例性实施例中的访问计数设备的行地址存储操作的流程图；