[发明专利]用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路

权利要求书

1.一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路，其特征在于：采用自调节前馈电容补偿结构，将满幅差分输入信号转换成LVDS差分输出信号；其由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；其中，移位寄存器采用6个D型上升沿触发器和6个2:1选择器实现；时钟控制电路采用三个比较器以及与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；时钟CK和输出信号TX_P经过时钟控制电路得到时钟CK_C和CK_S，该时钟经过移位寄存器得到输出编码S₀~S₅，该编码经过前馈电容网络控制前馈电容的数目，从而实现LVDS驱动电路的输出信号摆幅的自调节，共模反馈为LVDS驱动电路提供稳定的输出共模电压；

所述的移位寄存器中，设时钟CK_C和CK_S为时钟控制电路的输出；时钟CK_C处于上升沿且时钟CK_S为低电平时，输出编码S₀~S₅中连续为“1”的末位“1”变成“0”；时钟CK_C处于上升沿且时钟CK_S为高电平时，输出编码S₀~S₅中连续为“0”的首位“0”变成“1”；从而控制前馈电容值大小实现输出信号摆幅的自调节；移位寄存器的电路连接关系如下：第一~第六2:1选择器1~6的输出端o分别接在第一~第六D型触发器7~12的输入端d，第一~第五D型触发器7~11的输出端q分别接在第二~第六2:1选择器2~6的输入端b；第二、第四、第六D型触发器8、10、12的输出端q分别接在第一、第三、第五2:1选择器1、3、5的输入端a；第一2:1选择器1的输入端b接在VDD上，第六2:1选择器6的输入端a接在VSS上；第一~第六2:1选择器1~6的输入端c接在时钟CK_S上，第一~第六D型触发器7~12的输入端ck接在时钟CK_C上；

所述的时钟控制电路中，设电压V_REFA、V_REFB、V_REFC为外部参考电压，时钟CK为比较器的时钟且频率为数据TX_P速率的1/4；驱动电路的输出TX_P经过三个比较器分别同参考电压V_REFA、V_REFB、V_REFC比较，并结合与门、或门、或非门和异或门得到输出时钟CK_C和CK_S；具体的电路连接关系如下：电压V_REFA、V_REFB、V_REFC分别接在第一～第三比较器13~15的输入端a，时钟CK接在第一～第三比较器13~15的输入端b，信号TX_P接在第一～第三比较器13~15的输入端c；第一比较器13的输出端o接在与门16的输入端a和或非门18的输入端b，第二比较器14的输出端o接在与门16的输入端b、或非门18的输入端a和或门19的输入端b，第三比较器15的输出端o接在或门19的输入端a；与门16的输出端o接在异或门20的输入端a，或非门18的输出端o接在异或门20的输入端b；异或门20的输出端o接在与门17的输入端a，或门19的输出端o接在与门17的输入端c，时钟CK_D接在与门17的输入端b；

所述的前馈电容网络包括基础前馈电容C_sb，单位前馈电容C_s，6个移位寄存器控制的开关S₀~S₅；满幅输入信号V_P和V_N分别经过前馈电容馈通至LVDS输出信号TX_P和TX_N，在不增加驱动电路的尾电流I_BS情况下减小数据上升或下降时间T_rise；具体的电路连接关系如下：基础前馈电容C_sb连接在输入V_P和输出TX_P之间、输入V_N和输出TX_N之间；单位前馈电容C_s和6个开关S₀~S₅串联并连接在输入V_P和输出TX_P之间、输入V_N和输出TX_N之间。