[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

2014年3月20日提交的日本专利申请2014-059145号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。

技术领域

本发明涉及一种半导体器件及其制造技术，并且可以恰当地用于具有例如嵌入式非易失性存储器的半导体器件及其制造方法。

背景技术

例如，在日本特开2011-029631号公报(专利文件1)中，非易失性存储器被描述为，通过将电子和空穴注入电荷存储膜中并且由此改变总电荷量，来执行对其的写入/擦除操作。在非易失性存储器中，每个非易失性存储器单元(memory cell)的栅极电极由包括非掺杂多晶硅层和金属材料电极层的双层膜形成。这使电荷从栅极电极的注入被高效地执行。

[相关技术文件]

[专利文件]

[专利文件1]

日本特开2011-029631号公报

发明内容

在也具有存储器元件的半导体器件中，需要将其性能最大化。

本发明的其他问题和新颖特征将通过本说明书的陈述和附图而变得显而易见。

根据一个实施例，非易失性存储器单元包括选择栅极、经由第二栅极绝缘膜形成在选择栅极的一个侧表面之上的第一存储器栅极、和经由第三栅极绝缘膜形成在第一存储器栅极的一个侧表面之上的第二存储器栅极。选择栅极包括形成在半导体衬底的主表面之上的第一栅极绝缘膜和形成在第一栅极绝缘膜之上的选择栅极电极。第一存储器栅极包括形成在半导体衬底的主表面之上的第二栅极绝缘膜和形成在第二栅极绝缘膜之上的第一存储器栅极电极。第二存储器栅极包括形成在半导体衬底的主表面之上的第三栅极绝缘膜和形成在第三栅极绝缘膜之上的第二存储器栅极电极。通过将空穴从第一存储器栅极电极注入到第二栅极绝缘膜中并且从第二存储器栅极电极注入到第三栅极绝缘膜中，从非易失性存储器单元擦除在其中的数据。

根据实施例，在具有嵌入式非易失性存储器单元的半导体器件中，可以实现改进的擦除效率。

附图说明

图1是根据实施例1的半导体器件的框图；

图2是根据实施例1的MONOS型非易失性存储器的主要部分平面图；

图3是根据实施例1的MONOS型非易失性存储器的等效电路图；

图4是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图(沿着在图2中示出的线A-A'的主要部分截面图)；

图5是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图(沿着在图2中示出的线B-B'的主要部分截面图)；

图6是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图(沿着在图2中示出的线C-C'的主要部分截面图)；

图7是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图(沿着在图2中示出的线D-D'的主要部分截面图)；

图8A是示出了处于放大关系下的根据实施例1的MONOS型非易失性存储器单元的每个选择栅极及其存储器栅极(第一和第二存储器栅极)的主要部分截面图，以及图8B是图示了根据实施例1的MONOS型非易失性存储器单元的第一和第二存储器栅极的各自的位置的示意图；

图9A是示出了针对根据实施例1的MONOS型非易失性存储器单元的擦除操作的示例的流程图，以及图9B是示出了针对根据实施例1的MONOS型非易失性存储器单元的写入操作的示例的流程图；

图10是示出了根据实施例1的MONOS型非易失性存储器单元的制造过程的示例的流程图；

图11是形成在存储器区域中的每个MONOS型非易失性存储器单元和形成在外围电路区域中的每个n沟道MISFET的主要部分截面图，其示出了根据实施例1的半导体器件的制造过程；

图12是在半导体器件的制造过程中继图11之后，与图11所示部分相同的部分的主要部分截面图；

图13是在半导体器件的制造过程中继图12之后，与图11所示部分相同的部分的主要部分截面图；

图14是在半导体器件的制造过程中继图13之后，与图11所示部分相同的部分的主要部分截面图；

图15是在半导体器件的制造过程中继图14之后，与图11所示部分相同的部分的主要部分截面图；

图16是在半导体器件的制造过程中继图15之后与图11所示部分相同的部分的主要部分截面图；