[发明专利]一种非交叠时钟信号产生电路

说明书

技术领域

本发明涉及信号产生电路，特别涉及一种多相非交叠时钟信号产生电路。

背景技术

在开关电容和电荷泵等电路中，一个必不可少的单元是非交叠时钟信号产生电路。非交叠时钟信号产生电路的功能是产生互相不交叠的时钟信号，避免时钟信号控制的开关同时开启，也由于一相时钟较另一相提前关断，减少了开关的电荷注入效应的影响。目前的非交叠时钟信号产生电路存在结构相对复杂、功耗较高、占用面积大、可靠性低等缺陷。

发明内容

本发明为解决上述问题提出了一种多相非交叠时钟信号产生电路，该电路相较传统非交叠时钟信号产生电路具有结构简单、功耗低、占用面积小、可靠性高和可编程等特点。

本发明提出的一种两相非交叠时钟信号产生电路，该电路包括延时单元D、与非门G1、非门G2以及或非门G3，其中主时钟信号CLKIN经过延时单元D生成延时时钟信号CLKIN’，延时时钟信号CLKIN’和主时钟信号CLKIN输入到与非门G1的输入端，与非门G1的输出端连接到非门G2的输入端，非门G2的输出信号即为第一时钟信号CLKOUT1；延时时钟信号CLKIN’和主时钟信号输入到或非门G3的输入端，或非门G3的输出信号即为第二时钟信号CLKOUT2，第一时钟信号CLKOUT1和第二时钟信号CLKOUT2即为两相非交叠时钟信号。

优选地，上述延时单元D的延时Td可调节。

上述延时Td通过可编程的方式来调节。

本发明还提出一种四相非交叠时钟信号产生电路，该电路包括第一延时单元、第二延时单元、第三延时单元、与非门G1、非门G2、与非门G3、或非门G4、或非门G5和非门G6，其中主时钟信号CLKIN(即CLKA)经过第一延时单元生成延时时钟信号CLKB，延时时钟信号CLKB经过第二延时单元生成延时时钟信号CLKC，延时时钟信号CLKC经过第三延时单元生成延时时钟信号CLKD；主时钟信号CLKIN和延时时钟信号CLKD输入到与非门G1的输入端，与非门G1的输出端连接到非门G2的输入端，非门G2的输出信号即为第一时钟信号CLKOUT1；延时时钟信号CLKC和延时时钟信号CLKB输入到与非门G3的输入端，与非门G3的输出信号即为第二时钟信号CLKOUT2；延时时钟信号CLKD和主时钟信号CLKIN输入到或非门G4的输入端，或非门G4的输出信号即为第三时钟信号CLKOUT3；延时时钟信号CLKC和延时时钟信号CLKB输入到或非门G5的输入端，或非门G5的输出端连接到非门G6的输入端，非门G6的输出信号即为第四时钟信号CLKOUT4；第一时钟信号CLKOUT1、第二时钟信号CLKOUT2、第三时钟信号CLKOUT3和第四时钟信号CLKOUT4即为四相非交叠时钟信号。

优选地，上述延时单元的延时Td可调节。

上述延时Td通过可编程的方式来调节。

本发明的多相非交叠时钟信号产生电路利用延时单元将主时钟信号延时生成一个延时时钟信号，并通过与非门和或非门等器件产生多相非交叠时钟。通过对延时单元的延时Td进行调节，扩大了电路的应用范围。本发明的电路具有结构简单、功耗低、占用面积小、可靠性高和可编程等特点。

附图说明

图1为本发明的两相非交叠时钟信号产生电路示意图。

图2为本发明的两相非交叠时钟信号产生电路波形图。

图3为本发明的四相非交叠时钟信号产生电路示意图。

图4为本发明的四相非交叠时钟信号产生电路波形图。

具体实施方式

本发明通过如下实施例进行详细说明。但本领域技术人员了解，本发明并不限于下述实施例。任何在本发明基础上做出的改进和变化都在本发明的保护范围之内。

如图1所示，一种两相非交叠时钟信号产生电路，包括延时单元D、与非门G1、非门G2以及或非门G3，其中主时钟信号CLKIN经过延时单元D生成延时时钟信号CLKIN’，延时时钟信号CLKIN’和主时钟信号CLKIN输入到与非门G1的输入端，与非门G1的输出端连接到非门G2的输入端，非门G2的输出信号即为第一时钟信号CLKOUT1；延时时钟信号CLKIN’和主时钟信号输入到或非门G3的输入端，或非门G3的输出信号即为第二时钟信号CLKOUT2，第一时钟信号CLKOUT1和第二时钟信号CLKOUT2即为两相非交叠时钟信号。

其中上述延时单元D的延时Td可为固定延时，也可为可调节延时。

通过可编程的方式调节上述延时Td。

下面结合图2所示的波形图对图1所示的电路图进行具体描述。