[发明专利]一种浮栅闪存器件及其编译方法

权利要求书

1.一种浮栅闪存器件，其特征在于，包括：

半导体衬底，其包括位于两端的N型掺杂的源端和漏端，位于中间的P型硅沟道；以及

分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一多晶硅栅、第一控制栅和第二多晶硅栅、第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有第一、第二多晶硅浮栅，所述第一多晶硅栅、第一控制栅、第一多晶硅浮栅及衬底之间以及所述第二多晶硅栅、第二控制栅、第二多晶硅浮栅及衬底之间分别具有绝缘层；

其中，当所述浮栅闪存器件编译时，通过将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加0V电压，以在所述第一、第二多晶硅栅其下衬底区域和所述第一、第二控制栅其下衬底区域感应出沟道电子层，并在漏端正电压的加速作用下，使从所述第一、第二多晶硅栅感应出的电子被加速产生热电子，在所述第一、第二控制栅的高电压作用下注入所述第一、第二浮栅完成编译。

2.根据权利要求1所述的浮栅闪存器件，其特征在于，所述第一、第二多晶硅栅、所述第一、第二控制栅、所述第一、第二多晶硅浮栅以及所述绝缘层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。

3.根据权利要求1所述的浮栅闪存器件，其特征在于，所述第一、第二多晶硅栅的厚度为80～120nm，所述第一、第二控制栅的厚度为30～60nm，所述第一、第二多晶硅浮栅的厚度为30～50nm；所述绝缘层在所述第一多晶硅栅与所述第一控制栅、第一多晶硅浮栅之间以及所述第二多晶硅栅与所述第二控制栅、第二多晶硅浮栅之间的宽度为2～5nm，在所述第一多晶硅栅、第一多晶硅浮栅与所述衬底之间以及所述第二多晶硅栅、第二多晶硅浮栅与所述衬底之间的厚度为2～5nm，在所述第一控制栅与第一多晶硅浮栅之间以及所述第二控制栅与第二多晶硅浮栅之间的厚度为8～15nm；所述衬底的厚度为15～30nm，所述沟道的长度不大于50nm，所述源、漏端的延展长度为8～15nm。

4.根据权利要求1～3任意一项所述的浮栅闪存器件，其特征在于，所述第一、第二多晶硅栅、第一、第二控制栅、第一、第二多晶硅浮栅的材料为多晶硅，所述绝缘层的材料为二氧化硅。

5.根据权利要求1所述的浮栅闪存器件，其特征在于，当所述浮栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4～5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9～12V的相同控制栅极电压，同时，对所述漏端施加5～6V的电压。

6.一种浮栅闪存器件的编译方法，其特征在于，所述浮栅闪存器件包括：具有位于两端的N型掺杂的源端和漏端以及位于中间的P型硅沟道的半导体衬底；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一多晶硅栅、第一控制栅和第二多晶硅栅、第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有第一、第二多晶硅浮栅，所述第一多晶硅栅、第一控制栅、第一多晶硅浮栅及衬底之间以及所述第二多晶硅栅、第二控制栅、第二多晶硅浮栅及衬底之间分别具有绝缘层；

该编译方法包括：利用源侧注入的编译机制，将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加0V电压，以在所述第一、第二多晶硅栅其下衬底区域和所述第一、第二控制栅其下衬底区域感应出沟道电子层，并在漏端正电压的加速作用下，使从所述第一、第二多晶硅栅感应出的电子被加速产生热电子，在所述第一、第二控制栅的高电压作用下注入所述第一、第二浮栅完成编译。

7.根据权利要求6所述的浮栅闪存器件的编译方法，其特征在于，所述第一、第二多晶硅栅、所述第一、第二控制栅、所述第一、第二多晶硅浮栅以及所述绝缘层在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。