[发明专利]一种锁相环中的时间数字转换器

说明书

本发明公开了一种锁相环中的时间数字转换器，能够提高锁相精度。该时间数字转换器包括输入第一信号的延时单元和输入第二信号的采样单元，其中：延时单元，包括顺次串联的第一延时链、第二延时链和第三延时链，用于对第一信号进行延时；第一延时链包括至少一个第一延时器，第二延时链包括至少三个第二延时器，第三延时链包括至少一个第三延时器，第一延时器的延时长度和第三延时器的延时长度大于第二延时器的延时长度；采样单元，用于在第二信号的预设时刻，对延时单元中的第一延时链中的各第一延时器、第二延时链中的各第二延时器以及第三延时链中的各第三延时器的输出信号进行采样，输出采样信号。

技术领域

本发明涉及锁相环技术领域，尤其涉及一种锁相环中的时间数字转换器。

背景技术

锁相环(PLL，Phase-locked loops)是一种利用反馈控制原理来实现两个信号相位差固定不变的技术。例如第一信号和第二信号两个信号，可以任意给定两个信号的目标相位差，即给定了第一信号的指定时刻与第二信号的预设时刻的目标时间间隔，检测两个信号的当前相位差，即检测第一信号的指定时刻与第二信号的预设时刻的当前时间间隔，当将第二信号作为参考信号时，可以根据该目标时间间隔和当前时间间隔对第一信号的相位进行控制，以锁定第一信号的指定时刻与第二信号的预设时刻的时间间隔，即锁定了两个信号的相位差。

在锁相环中，用于检测两个信号的当前相位差，即检测第一信号的指定时刻与第二信号的预设时刻的当前时间间隔的装置即为时间数字转换器(TDC，Time-DigitalConverter)。现有技术中的一种时间数字转换器如图1所示，主要包括输入第一信号的延时单元101和输入第二信号的采样单元102，第一信号和第二信号中，第二信号为参考信号，具体的：

延时单元101，包括串联的多个延时长度相等的延时器，用于对第一信号进行延时；其中，延时单元101的延时长度大于第一信号的周期；

采样单元102，用于在第二信号的预设时刻，对延时单元101中的各延时器的输出信号D(1)、D(2)……D(n)进行采样，输出采样信号Q(1)、Q(2)……Q(n)。采样单元102输出的采样信号构成的二进制序列Q[1:n]中便携带了第一信号的上升沿时刻/下降沿时刻与第二信号的预设时刻的时间间隔信息，即携带了两个信号的相位差信息。

假设，一个延时器的延时长度为t1，第一信号的周期为T1＝8t1，则延时单元101应包括8个以上延时器，例如可以包括10个，第一信号、第二信号及10个延时器的输出信号D(1)、D(2)……D(10)如图2所示，10个延时器的输出信号均与第一信号同向。若第二信号的预设时刻具体为第二信号的上升沿时刻，则采样单元102在第二信号的上升沿时刻，对延时单元101中的10个延时器的输出信号进行采样。如图2所示，在第二信号的上升沿时刻，延时器的输出信号D(1)、D(2)为高电平，D(3)、D(4)、D(5)、D(6)为低电平，D(7)、D(8)、D(9)、D(10)为高电平，因此采样单元102输出的采样信号Q(1)、Q(2)……Q(10)构成的二进制序列Q[1:10]为0011110000。该二进制序列中携带了第二信号上升沿时刻与第一信号上升沿时刻、第一信号下降沿时刻之间的时间间隔信息。序列中的第一位为“0”，从第一位经过2个延时器的时间间隔在第三位跳变为“1”，表征了第二信号上升沿时刻与该第二信号上升沿时刻之前最近的第一信号下降沿时刻之间的时间间隔为2个延时器的时间间隔，即2t1；从第一位经过6个延时器的时间间隔在第七位重新跳变为“0”，表征了第二信号上升沿时刻与该第二信号上升沿时刻之前最近的第一信号上升沿时刻之间的时间间隔为6个延时器的时间间隔，即6t1。

显然，现有时间数字转换器的检测精度取决于延时单元101中的延时器的延时长度t1，若采用延时长度较小的延时器，则需要数量较多的延时器，延时器的误差累积影响较大，时间数字转换器将很难实现，因此，需采用延时长度较大的延时器，导致现有时间数字转换器的检测精度较低，使得锁相环的锁相精度也较低。

发明内容