[发明专利]一种自动调整延迟锁相环初始延迟的延迟锁相电路及方法

权利要求书

1.一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路；输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链；

所述初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟线和反馈电路，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端。

2.根据权利要求1所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述总相位差检测单元用于判断反馈时钟与输入时钟的总相位差。

3.根据权利要求1所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述计数单元用于量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并控制第二延迟链在一个周期内将总相位差全部减去。

4.根据权利要求1所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述计数单元为模拟数字转换器或数字计数器。

5.一种自动调整延迟锁相环初始延迟的延迟锁相方法，其特征在于，包括以下步骤：

输入时钟与反馈时钟在初始延迟调节单元的总相位差检测单元中比较，判断反馈时钟与输入时钟的总相位差；总相位差输入初始延迟调节单元的计数单元中，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，计数单元控制初始延迟调节单元的第二延迟链在一个周期内将总相位差全部减去，然后将减去后的时钟信号输入鉴相器和第一延迟链；逻辑控制电路接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的时钟信号进行微调，直至输入时钟与反馈时钟的相位对齐，完成锁定。