[发明专利]一种晶圆三维集成引线工艺

说明书

本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成引线工艺，通过采用将一第一晶圆与一第二晶圆以键合的方式集成在一起，然后减薄第二晶圆的硅衬底层，再通过三次刻蚀过程将PAD金属衬垫引出的方法，达到传统三维集成在保持芯片体积不变的情况下保持了芯片高性能，且减少了芯片之间的金属连接，减少发热、功耗、延迟，同时大幅度提高了功能模块之间的带宽，而且不需要特殊的package工艺就可以在晶圆级将PAD金属衬垫引出，达到了在三维集成的同时将PAD金属衬垫引出的目的，使晶圆三维集成在wafer level下实现的想法得以实现。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成引线工艺。

背景技术

随着电子设备及存储器朝着小型化和薄型化发展，对芯片的体积和厚度也有了更高的要求。晶圆的三维集成是一种有效减小芯片体积和厚度的方案，这种技术将两个或者多个功能相同或者不同的芯片通过键合集成在一起，这种集成在保持芯片体积的同时提高了芯片的性能；同时缩短了功能芯片之间的金属互联，使得发热、功耗、延迟大幅度减少；大幅度提高了功能模块之间的带宽，在保持现有技术节点的同时提高了芯片的性能。

但是，现有技术中晶圆三维集成的通常做法是在晶圆切割后的晶片封装级阶段将I/O金属衬垫PAD引出，无法在晶圆级阶段将I/O金属衬垫PAD制备和引出，所以我们面临一个如何在晶圆级阶段将I/O金属衬垫PAD引出又不影响芯片性能成为本领域研究人员面临的问题。

发明内容

为了实现上述目的，本申请披露了一种晶圆三维集成引线工艺，包括以下步骤：

步骤S1、将一第一晶圆与一第二晶圆通过第一晶圆BEOL层与第二晶圆BEOL层通过键合的方式键合在一起；

步骤S2、刻蚀第二晶圆硅衬底层背面，以形成与第二晶圆BEOL层其中一部分金属互连线对准的开口；

步骤S3、沉积一隔离层覆盖于第二晶圆硅衬底背面，且所述隔离层还覆盖所述开口的侧壁及其底部；

步骤S4、刻蚀覆盖所述开口的底部的隔离层和位于所述开口的底部与所述金属互连线之间的所述第二晶圆BEOL层部分，以形成与属互连线接触的接触孔；

步骤S5、在所述隔离层上沉积一金属层，同时所述金属层还要附着于所述开口的底部及其侧壁并填充整个所述接触孔，所述开口中的所述金属层的厚度小于第二晶圆硅衬底层、位于第二晶圆硅衬底层表面上的所述隔离层以及位于第二晶圆硅衬底表面的所述隔离层上的所述金属层的厚度之和；

步骤S6、刻蚀所述金属层保留位于所述接触孔内的金属以及位于所述开口内的部分金属，以形成一个与所述金属互连线电性连接的PAD金属衬垫。

上述工艺中，刻蚀形成所述开口的步骤包括：

先利用研磨技术对第二晶圆硅衬底层背部实施减薄，然后在减薄的硅衬底层的背面旋涂一层光刻胶，以图案化的光刻胶作刻蚀掩膜，刻蚀第二晶圆硅衬底层的从光刻胶中暴露出来的区域形成所述开口，刻蚀终止于第二晶圆BEOL层上，使开口的深度与第二晶圆硅衬底层减薄后的深度相同。且刻蚀过程结束后，剥离残留的光刻胶。

上述工艺，其中，在所述减薄的硅衬底层的背面覆盖保护层后，再于所述保护层上旋涂所述光刻胶，并以图案化的光刻胶作刻蚀掩膜，依次刻蚀所述保护层和所述第二晶圆硅衬底层，以形成所述开口。

上述工艺，其中，所述保护层的材质为氧化物、氮化物或氮氧化物。

上述工艺，刻蚀形成所述开口，在刻蚀第二晶圆硅衬底层形成开口的步骤中，预设第二晶圆硅衬底层被刻蚀掉的区域与第二晶圆BEOL层的一部分金属互连线交叠，且第二晶圆硅衬底被刻蚀掉的部分是第二晶圆硅衬底层中的集成电路空白区(即该区域没有形成任何晶体管单元/晶胞(cell))。