[发明专利]一种多核处理器中处理单元接口电路

权利要求书

1.一种多核处理器中处理单元接口电路，其特征在于：包括第一组合逻辑判断电路、功能控制寄存器、第二组合逻辑判断电路、慢速访问模式单元、流水访问模式单元、DMA访问模式单元和第三组合逻辑判断电路；

所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；所述读写操作信号包括数据线、地址线、读使能信号和写使能信号；

所述功能控制寄存器接收第一组合逻辑判断电路输出的读写操作信号，在读写操作信号中写使能信号线的触发下，读取读写操作信号中数据线的低3位数据，并输出到第二组合逻辑判断电路和第三组合逻辑判断电路；

所述慢速访问模式单元、流水访问模式单元和DMA访问模式单元分别实现处理单元对总线的慢速访问模式、流水访问模式和DMA访问模式；

第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；

第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，并将接收到的总线操作信号输出给片内总线网络。

2.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；具体为：

当地址线指向的是功能控制寄存器时，将读写操作信号输出到功能控制寄存器，否则，将读写操作信号输出到第二组合逻辑判断电路。

3.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；具体为：

功能控制寄存器的输出为3位信号线，从高位到低位为：位2、位1和位0；在功能控制寄存器这三位信号的控制下，第二组合逻辑判断电路将输入的第一组合逻辑判断电路输出，有选择地向三个不同的方向输出：位0为1时，选择向慢速访问模式单元输出；位1为1时，选择向流水访问模式单元输出；位2为1时，选择向DMA访问模式单元输出。

4.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，具体为：

所述第三组合逻辑判断电路为双向选通控制电路，所述功能控制寄存器输入的控制信号为3位数据信号，从高位到低位为：位2、位1和位0；当位0为1时，第三组合逻辑判断电路选择接收慢速访问模式单元的34位的总线操作信号；位1为1时，第三组合逻辑判断电路选择接收流水访问模式单元的34位的总线操作信号；位2为1时，第三组合逻辑判断电路选择接收DMA访问模式单元的34位的总线操作信号。

5.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述慢速访问模式单元包括第一时序逻辑电路、第二时序逻辑电路、第一寄存器、第四组合逻辑判断电路和第三时序逻辑电路；

所述第一寄存器接收第二组合逻辑判断电路输出读写操作信号中的数据线和地址线；

所述第一时序逻辑电路接收第二组合逻辑判断电路输出的读使能信号和第一寄存器输出的地址线，输出34位数据线；

所述第二时序逻辑电路接收第二组合逻辑判断电路输出的写使能信号和第一寄存器寄存的地址线和数据线，输出34位数据线；

所述第四组合逻辑判断电路接收第一时序逻辑电路和第二时序逻辑电路的34位数据线，并在数据线最高位为‘1’时将数据输出给第三组合逻辑判断电路；

第三时序逻辑电路接收第三组合逻辑判断电路输出的34位总线信号，当最高位33位为‘1’时，输出34位总线信号中位31到位0。