[发明专利]3D闪存沟道的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D闪存沟道的制造方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。

3D NAND闪存的沟道及通孔连线均采用深通孔方式形成，并且均采用重叠(Overlay)曝光方式开孔，以形成深通孔。然而，在采用上述方式形成深通孔时，通常会存在曝光偏移，导致刻蚀通孔时会伤害位于顶层选择管拐角处的介质层，从而使形成的闪存Vt控制不稳，性能下降。

具体的，请参考图1，图1为现有技术中3D闪存形成沟道的剖面示意图，包括沟道硅10、位于沟道硅10两侧的介质层，所述介质层为氧化硅-氮化硅-氧化硅的薄膜组合(ONO)，即包括第一氧化硅21、第二氮化硅22和第三氧化硅23，沟道形成在绝缘层30中，在后续进行涂覆光阻并曝光形成图案化的光阻40后，由于工艺存在误差，导致CD出现偏移，暴露出沟道中的介质层，在进行刻蚀时，则会对介质层进行过刻蚀，进而引起上述问题。

发明内容

本发明的目的在于提供一种3D闪存沟道的制造方法，能够避免对沟道中介质层过刻蚀，确保形成的3D闪存性能良好。

为了实现上述目的，本发明提出了一种3D闪存沟道的制造方法，包括步骤：

提供半导体结构，所述半导体结构包括形成在基底上的绝缘层，形成在所述绝缘层内相互隔离的多层牺牲层，所述半导体结构设有沟道通孔，所述沟道通孔贯穿所述绝缘层和多层牺牲层；

在所述沟道通孔中依次形成第一沟道介质层、第一沟道硅及第二沟道介质层，所述第一沟道介质层位于所述沟道两侧壁，所述第一沟道硅位于所述第一沟道介质层的两侧壁，所述第二沟道介质层的位于所述第一沟道硅之间；

刻蚀去除预定深度的第二沟道介质层，暴露出部分第一沟道硅；

去除暴露出的第一沟道硅，暴露出部分第一沟道介质层，使所述第一沟道硅的高度与所述第二沟道介质层的高度相同；

刻蚀去除暴露出的第一沟道介质层，暴露出沟道通孔的侧壁，使所述第一沟道介质层的高度与所述第二沟道介质层的高度相同；

在所述沟道通孔中填充第二沟道硅，使所述第二沟道硅覆盖所述第一沟道介质层、第一沟道硅及第二沟道介质层，以在后续刻蚀中保护所述第一沟道介质层。

进一步的，在所述的3D闪存沟道的制造方法中，所述第一沟道介质层为氧化硅-氮化硅-氧化硅的薄膜组合。

进一步的，在所述的3D闪存沟道的制造方法中，所述第二沟道介质层为氧化硅。

进一步的，在所述的3D闪存沟道的制造方法中，干法刻蚀去除预定深度所述第二沟道介质层。

进一步的，在所述的3D闪存沟道的制造方法中，所述预定深度范围是2500埃～4500埃。

进一步的，在所述的3D闪存沟道的制造方法中，采用低温氧化法去除暴露出的第一沟道硅。

进一步的，在所述的3D闪存沟道的制造方法中，所述低温氧化法步骤包括：

对暴露出的第一沟道硅进行氧化处理，处理温度为800摄氏度，形成氧化物；

刻蚀去除所述氧化物。

进一步的，在所述的3D闪存沟道的制造方法中，采用湿法刻蚀去除部分第一沟道介质层。

进一步的，在所述的3D闪存沟道的制造方法中，形成所述第二沟道硅包括步骤：

在所述绝缘层上及沟道通孔中形成硅层；

采用化学机械研磨去除位于所述绝缘层表面的硅层，保留位于所述沟道通孔中的硅层，获得第二沟道硅。

进一步的，在所述的3D闪存沟道的制造方法中，所述第二沟道硅的材质为不定形硅。

与现有技术相比，本发明的有益效果主要体现在：先通过刻蚀第二沟道介质层以及第一沟道介质层，接着再形成第二沟道硅，覆盖在所述第一沟道介质层上，以在后续刻蚀中保护所述第一沟道介质层，避免后续刻蚀造成第一沟道介质层过刻蚀引起的性能下降等问题，并且相比于现有技术还能够减少刻蚀光罩的使用，使得双图形刻蚀的工艺窗口增大，有利于进行大量生产。

附图说明

图1为现有技术中3D闪存形成沟道的剖面示意图；

图2为本发明实施例中3D闪存沟道的制造方法的流程图；

图3至图8为本发明实施例中3D闪存沟道的制造过程中的剖面示意图。