[发明专利]双向穿通半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更具体地，涉及双向穿通半导体器件及其制造方法。

背景技术

诸如手机和可穿戴电子产品的移动终端获得广泛的应用。移动终端中的电子电路工作于例如5V的低工作电压，以减小功耗和延长移动终端的使用时间。随着工作电压的减小，电子电路可以承受的最大电压也减小。需要采用低击穿电压的瞬态电压抑制器保护电子电路。

齐纳二极管是利用二极管在反偏电压作用下的雪崩击穿效应提供稳压功能的电子器件。齐纳二极管例如为p+n+结构，在高于击穿电压的反偏电压下，发生雪崩击穿，从而提供放电路径。齐纳二极管在高工作电压下稳压性能良好。然而，在5V以下的低工作电压，齐纳二极管的泄漏电流和电容增大，导致功耗增大，并且限制了工作频率。

与齐纳二极管相比，穿通二极管利用穿通现象提供过压保护。由于穿通电压低于雪崩击穿电压，因此，穿通二极管具有低击穿电压，可以在低工作电压提供改善的稳压功能。穿通二极管例如为n+p-p+n+结构。从而实质上包括两个背靠背的二极管。在高于击穿电压的反偏电压作用下，两个二极管的空间电荷区合并，使得电流可以流动，从而发生穿通击穿。穿通二极管可以减小泄漏电流和电容，以及实现大电流下的钳位特性。

然而，穿通二极管的正反向特性不对称。为了实现双向保护，就需要将两个穿通二极管反向并联。在中国专利ZL200810204177.8中公开了一种双向穿通瞬态电压抑制二极管，其中包含反向并联的两个穿通二极管。两个穿通二极管的结构类似，均为n+p-p+n+结构，其中针对第一穿通二极管，在p-外延层下方形成p+埋层，针对第二穿通二极管，在p-外延层中形成p+掺杂区。该结构对掺杂工艺和穿通性是不利的。例如，相邻的p+埋层和p-埋层容易相连，整个穿通器件的结构不利地变为n+p+n+型，导致穿通器件的失效。

期望进一步改进穿通二极管的特性，以减少在提供双向保护时所需的穿通二极管的数量，从而降低电子电路的成本。

发明内容

有鉴于此，本发明提供一种双向穿通半导体器件及其制造方法。

根据本发明的一方面，提供一种双向穿通半导体器件，包括：彼此并联连接的第一晶体管和第二晶体管；其中，第一晶体管与第二晶体管分别位于第一导电类型的半导体衬底的第一区域和第二区域，第一晶体管包括位于半导体衬底中的第二导电类型的半导体掩埋层、以及外延半导体层的位于半导体掩埋层上的第一外延区域，所述半导体掩埋层作为第一晶体管的基区，以及第二晶体管包括外延半导体层的位于半导体衬底上的第二外延区域、以及位于第二外延区域中的第二导电类型的第一掺杂区，所述第一掺杂区作为第二晶体管的基区，其中，所述外延半导体层的第一外延区域和第二外延区域为不同的导电类型。

优选地，所述外延半导体层分别由半导体掩埋层和半导体衬底自掺杂形成所述第一外延区域和所述第二外延区域。

优选地，所述第一外延区域是第二导电类型。

优选地，第二外延区域为选自本征特性或第一导电类型中的一种。

优选地，所述第一晶体管还包括位于第一外延区域中的第一导电类型的第二掺杂区，所述第二晶体管还包括位于第一掺杂区中的第一导电类型的第三掺杂区。

优选地，所述半导体掩埋层和所述半导体衬底之间形成第一PN结；所述第一外延区域和所述第二掺杂区之间形成第二PN结；其中，所述第一掺杂区和所述第三掺杂区之间形成第三PN结；以及所述第一掺杂区和所述第二外延区域之间的第四PN结。

优选地，所述双向穿通半导体器件还包括用于限定第一晶体管和第二晶体管各自的有源区的隔离结构。

优选地，所述隔离结构包括相对的第一侧和第二侧，第一侧与半导体掩埋层和第一外延区域邻接，第二侧与第二外延区域邻接，使得半导体掩埋层和第二外延区域之间隔开而不至于发生穿通。

优选地，所述隔离结构选自沟槽隔离和第一导电类型的掺杂扩散区之一。

优选地，所述掺杂扩散区从所述外延半导体层的表面延伸至所述半导体衬底。

优选地，所述双向穿通半导体器件还包括：与所述第二掺杂区和第三掺杂区相接触的第一电极；与所述半导体衬底相接触的第二电极。

优选地，所述第一PN结和第三PN结在承受超过击穿电压的反向电压时，发生穿通击穿而非雪崩击穿。

优选地，通过调节半导体掩埋层和外延半导体层的掺杂浓度，使得第一PN节发生穿通击穿。

优选地，所述半导体掩埋层的掺杂浓度为1e16～1e18atoms/cm³。