[发明专利]可配置的雷达数字信号处理器及其处理方法

说明书

技术领域

本发明涉及数字信号处理技术领域，特别涉及一种可配置的雷达数字信号处理技术，可用于通信和雷达信号的实时处理。

背景技术

随着雷达信号处理理论和数字技术的不断发展，现今的雷达信号大多采用数字方法处理。数字下变频DDC在数模转换器之后，用于把中频信号搬移到零频，并且提取出有用信息，滤掉干扰信息，对数据进行抽取，降低数据速率；脉冲压缩PC解决了雷达作用距离与分辨力之间的矛盾，由于频域实现脉冲压缩的方法比时域卷积的运算量大大减少，所以一般采用频域的方式实现脉冲压缩；动目标检测MTD利用多普勒效应改善了雷达在杂波背景下检测动目标的能力，提高了雷达的抗干扰能力。一般的雷达信号处理器采用流水线的方式实现，其优点是能连续不断的处理数据，不过这种实现方案硬件结构复杂，缓存和存储资源大，成本高，功耗大，而且不符合脉冲多普勒雷达间歇性发射和接收脉冲信号的特性。

北京航空航天大学拥有的专利技术“一种基于FPGA和DSP的中频LFM-PD雷达信号实时处理系统及处理方法”(申请号CN201110131410，授权公告号CN102288941B)公开了一种脉冲雷达信号实时处理方法。该方法采用FPGA完成中频采样、数字下变频、脉冲压缩，用DSP完成动目标检测、相参积累、运动目标补偿和恒虚警处理。该专利技术存在的不足是，整个系统采用流水线的方式，各级流水之间需要大量的缓存资源，面积大，而且随着相参积累数目的增加，DSP的处理速度达不到实时处理的要求。

发明内容

本发明的目的在于针对上述已有现有技术的不足，提出一种可配置雷达数字信号处理器及其处理方法，以减少处理器缓存和存储面积，降低成本，实现雷达信号的实时处理。

本发明的技术思路是：通过时分复用的方式，实现雷达信号的实时处理，通过外挂存储的方式，实现功能模块和存储模块分离，节省缓存和存储面积，降低成本。其实现方案如下：

一、一种可配置的雷达数字信号处理器，其特征在于包括：

控制逻辑模块，用于配置雷达信号处理器的工作模式，产生与工作模式相对应的控制信号，该控制信号输送到地址产生模块、数据调整模块、数据分配模块、数据后处理模块；

地址产生模块，用于根据控制信号产生读/写地址信号，并将地址信号输出到蝶形因子模块和外挂存储模块；

蝶形因子模块，用于存储FFT/IFFT运算所需的蝶形因子，并根据地址控制信号读取存储的数据输出到数据分配模块；

外挂存储模块，用于存储低通滤波的系数、匹配滤波的系数和数据后处理模块的运算结果，并根据地址控制信号读取存储的数据输出到数据调整模块；

数据调整模块，用于找出数据后处理模块输出数据中的最大绝对值，并依据控制信号对外挂存储模块的输出数据进行移位或者同步，将处理后的数据输出到数据分配模块；

数据分配模块，用于依据控制信号对蝶形因子模块的输出数据、外挂存储模块输出数据、外部输入数据和常数0进行选择，将选择结果输出到乘法树模块和数据后处理模块；

乘法树模块，用于对数据分配模块的数据进行乘法运算，将运算结果截位后输出到数据后处理模块；

数据后处理模块，用于依据控制信号对数据分配模块的输出数据、乘法树模块的输出数据进行加/减运算，将运算结果输出到数据调整模块和外挂存储模块。

二、用上述处理器进行雷达数字信号处理的方法，包括如下步骤：

(1)初始参数配置：

用户将处理器模式配置信息存入第一配置寄存器，将长度配置信息存入第二配置寄存器，将FFT/IFFT运算所需的蝶形因子存入蝶形因子模块，将低通滤波的系数、匹配滤波的系数存入外挂存储模块；

(2)产生控制信号：

当数据使能信号为高电平时，处理器进入工作状态，工作标志信号的值为高电平，同时计数器开始计数，计数器根据第一配置寄存器和第二配置寄存器状态值判断计数是否结束，如果是，则工作标志信号的值跳变为低电平，如果不是，则工作标志信号的值保持高电平；

当工作标志信号为高电平时，逻辑控制模块的控制单元产生四个控制信号，第一控制信号用于控制地址产生模块生成地址信号，第二控制信号用于控制数据调整模块对数据进行移位/同步，第三控制信号用于控制数据分配模块对数据进行选择，第四控制信号用于控制数据后处理模块对数据选择后进行加/减运算；

(3)判断是否完成运算：

判断工作标志信号是否为低电平，如果是，则运算完成，如果不是，则运算未完成，执行步骤(4)；