[发明专利]基于随机访问存储器的先入先出存储器的电路结构有效
申请号: | 201510179787.7 | 申请日: | 2015-04-16 |
公开(公告)号: | CN104778025B | 公开(公告)日: | 2017-12-01 |
发明(设计)人: | 赵元;刘强 | 申请(专利权)人: | 浪潮电子信息产业股份有限公司 |
主分类号: | G06F5/06 | 分类号: | G06F5/06 |
代理公司: | 济南信达专利事务所有限公司37100 | 代理人: | 姜明 |
地址: | 250101 山东*** | 国省代码: | 山东;37 |
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摘要: | |||
搜索关键词: | 基于 随机 访问 存储器 先入先出 电路 结构 | ||
1.一种基于随机访问存储器的先入先出存储器的电路结构,其特征在于包括:
(1)构建一个多输入单输出的FIFO结构体,采用系统时钟作为FIFO结构体输入输出接口时钟,构建读写指针,同时控制多访问接口RAM存储体的同时或者不同时的读写;
(2)采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体,保证在写入和读出同时发生时,总是对应于每一个读写访问,都有一个RAM存储体的接口与之对应;保证每一个数据都能写入到一个RAM存储体中,每一个读出,都能在包含需要读出的数据的RAM存储体中读出数据,对于每一个单一RAM存储体单元每一个地址增加对应的写入读出标记位,在进行读出访问的时候知道应该从哪一个RAM存储体中获得有效数据,从而实现支持多个写入和单一读出的同时进行;
(3)设定可配置的排序模式,当多个写入数据同时到达时,根据配置模式灵活选择不同数据在FIFO中的先后顺序,将数据按照配置模式的排序方式分配写入RAM存储体的地址,FIFO输出端根据输出指针给定的地址直接顺序读出RAM存储体中的数据;
(4)设定独立的读写FIFO指针,写指针在每个时钟单元的步进数与单位时钟单元写入的数据包的个数相同,根据写入数据的数量发生变化;根据读写指针的差值来决定空满信号的指示情况;
(5)根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记,根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。
2.根据权利要求1所述的电路结构,其特征在于,构建一个多输入单输出FIFO结构体,此结构体同时接收两个或以上的数据包同时写入,并按照预先设定的模式排序保存在FIFO内的RAM结构体中;写入指针根据接收写入的数据包的个数,计数增加数据包的个数。
3.根据权利要求2所述的电路结构,其特征在于,写入的数据包写入RAM存储体的时候,如果有读出请求同时发生,写入的数据包将不会写入有效读出的存储体中,而是写入另外的没有正在被访问的存储体中。
4.根据权利要求3所述的电路结构,其特征在于,多个写入请求同时发生的时候,多个写入请求分别写入不同的也没用被读请求访问的存储体中,写入的地址也是不同的;在写入的时候,同时对为该RAM存储体构建的数据有效标记位置1,保证发起数据读请求的时候,识别哪一个存储体中存储了对应地址指针的有效数据。
5.根据权利要求4所述的电路结构,其特征在于,在读出RAM存储体中的有效数据时,要根据读指针首先获得对应该地址的构建的各个RAM存储体的标记位的数据有效情况,根据此信息对存在有效数据的RAM发起读请求读出数据,将数据从FIFO输出,同时清除此标记位,使此地址的数据无效,可以存储新的数据信息。
6.根据权利要求1所述的电路结构,其特征在于,对于读写指针的数值进行监控,当读指针与写指针相同时,指示fifo为空,此时不能从fifo中读出有效数据;当读指针只比写指针大一个单位步进最大值的时候,指示fifo为满,不能再有效写入数据。
7.根据权利要求1所述的电路结构,其特征在于,对于FIFO中上下溢出错误进行监控输出和标记,不需要进行指针计算比较即可快速判断是否有上下溢出情况。
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