[发明专利]一种多维相似压缩电路

说明书

本发明公开了一种多维相似压缩电路，包括第一转换阵列电路、第二转换阵列电路、第一种子信号输入端、第二种子信号输入端、M个多通路选择器、M个D触发器、M个异或运算电路、控制信号输入端及时钟信号输入端。本发明能能够实现测试图形压缩，并且压缩率高。

技术领域

本发明属于集成电路设计与测试领域，涉及一种多维相似压缩电路。

背景技术

面向数字逻辑电路对测试压缩率持续递增的需求，本发明提出一种多维相似性测试图形的解压电路，采用两个较短的、转换次数少的种子向量在时间域及空间域的线性解压方法，对每个测试切片或每条扫描链均生成较长的、相似的测试向量，由此组成的多维相似性测试图形应用于数字逻辑电路测试时易于压缩，可同时压缩测试通道数目和扫描输入长度。

以微处理器MPU(Micro Processor Unit)和系统级芯片SoC(System on a Chip)为代表的数字逻辑电路中单元数目持续增加，导致测试数据量不断递增。国际半导体技术行动蓝图ITRS(International Technology Roadmap for Semiconductors)预测服务器类MPU和消费类MPU的测试数据量将分别从2014年的1984Gb和1526Gb增加到2024年的25845Gb和15693Gb，消费类SoC的测试数据量将从2014年的836Gb增加到2024年的13967Gb，可测性设计(Design-for-Test)DFT技术是减少测试数据量的一种有效方法(Test andEquipment,2013Edition[R].International Technology Roadmap for Semiconductors.

http://www.itrs.net/Links/2013ITRS/2013Chapters/2013Test.pdf)。

可测性设计技术一种是确定性测试图形的压缩方法，一种是内建自测试BIST(Built-in-self-test)方法。本项目针对常用的扫描设计后的数字逻辑电路,发明一种确定性测试图形的压缩方法(NB Satyendra,RD Sunil,and MP Emil.On System-on-ChipTesting Using Hybrid Test Vector Compression[J].IEEE Trans.Instr.&Meas.,2014,63(11):2611-2619)。目前常用的测试压缩方法可分为基于Golomb和Huffman(IBayraktaroglu,A Orailoglu.Concurrent Application of Compaction andCompression for Test Time and Data Volume Reduction in Scan Designs[J].IEEETrans.Computers,2003,52(11):1480-1489)之类编码的，基于异或门、D触发器的线性解压方法的(KJ Lee,JJ Chen,CH Huang.Using a Single Input to Support Multiple ScanChains[C].Proc.Int’l Conf.Computer-Aided Design(ICCAD98),IEEE CS Press,1998:74-78)和广播扫描(I Hamzaoglu,JH Patel.Reducing Test Application Time for FullScan Embedded Cores[C].29th Ann.Int’l Symp.Fault-Tolerant Computing(FTCS 99),IEEE Press,1999:260-267)(P Girard.Survey of Low-Power Testing of VLSICircuits[J].IEEE Design and Test of Computers,2002,19(3):80-90)。