[发明专利]沟槽栅MOSFET及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅MOSFET。本发明还涉及一种沟槽栅MOSFET的制造方法。

背景技术

如图1所示，是现有沟槽栅MOSFET的结构示意图；以N型器件为例，现有N型沟槽栅MOSFET，包括：

形成于N型硅衬底101上的P阱102，P阱区102作为沟槽栅MOSFET的体区。

在硅衬底101中形成有栅沟槽，栅沟槽需要穿过P阱102并和底部的硅衬底101接触，硅衬底101作为沟槽栅MOSFET的漏区。

所述栅沟槽的位置由形成于硅衬底101表面的硬掩膜通过光刻刻蚀后定义。一般在同一个硅衬底101上会形成多个栅沟槽，周期排列的栅沟槽的节距(pitch)D1为两个相邻沟槽的相同侧的边的间距。随着工艺的发展节距D1会变得越来越小，如从1.8微米缩小到1.3微米。

在所述栅沟槽的底部表面和侧壁表面形成有栅介质层如栅氧化层104。

多晶硅栅104充形成有所述栅介质层103的栅沟槽。

N+掺杂的源区105形成于P阱102的表面。所述多晶硅栅104从侧面覆盖所述P阱102且被所述多晶硅栅104侧面覆盖的所述P阱102表面用于形成连接所述源区105和位于所述P阱102底部的漏区101的沟道。

层间膜106形成于硅衬底101的表面。源区105的接触孔107通过光刻定义，接触孔107穿过层间膜106并穿过源区105，接触孔107的底部形成有P+掺杂的接触掺杂区108，接触掺杂区108和接触孔107的金属形成欧姆接触，接触孔107将源区105和P阱102同时引出。

接触孔107和最近的多晶硅栅104的边缘的间距D3需要保持一定的值，接触孔107和最近的多晶硅栅104不能接触，也即D3不能为0，否则会使器件失效。而由于现有器件的接触孔107需要采用光刻工艺定义，而光刻工艺具有一定的套刻精度(overlay)，到节距D1缩小后，套刻精度的问题有可能使接触孔107偏移到多晶硅栅104的上方；使得接触孔107和多晶硅栅104相接触，使得器件失效。所以现有器件结构使得节距D1的缩小量受到限制，不利于集成电路要求尺寸不同缩小的发展要求。

发明内容

本发明所要解决的技术问题是提供一种沟槽栅MOSFET，能实现源区的接触孔的自对准定义，能使器件的尺寸得到最大限度的缩小，提高集成度以及降低成本。为此，本发明还提供一种沟槽栅MOSFET的制造方法。

为解决上述技术问题，本发明提供的沟槽栅MOSFET包括：

形成于硅衬底中的栅沟槽，所述栅沟槽的位置由形成于硅衬底表面的第一氧化层和第二氮化硅层组成的硬掩膜定义。

在所述栅沟槽的底部表面和侧壁表面形成有栅介质层。

多晶硅栅完全填充形成有所述栅介质层的所述栅沟槽。

在各所述栅沟槽顶部形成有局部场氧化层，所述局部场氧化层的位置采用定义所述栅沟槽的位置的所述硬掩膜定义，所述局部场氧化层还延伸到所述栅沟槽外部的硅中并形成鸟嘴。

源区形成于相邻两个所述栅沟槽之间的所述硅衬底表面。

所述源区的接触孔的位置由相邻两个所述局部场氧化层自对准定义，所述源区的接触孔和所述栅沟槽之间的间距由所述局部场氧化层的鸟嘴的长度确定。

进一步的改进是，所述局部场氧化层的鸟嘴的长度通过调节所述第一氧化层的厚度、所述第二氮化硅层的厚度和所述局部场氧化层的生长工艺调节。

进一步的改进是，在所述硅衬底表面还形成有阱区，所述阱区的导电类型和所述源区的导电类型相反，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成连接所述源区和位于所述阱区底部的漏区的沟道。

进一步的改进是，沟槽栅MOSFET为N型沟槽栅MOSFET，所述源区由一N+区组成，所述阱区为P型阱区；或者，所述沟槽栅MOSFET为P型沟槽栅MOSFET，所述源区由一P+区组成，所述阱区为N型阱区。

进一步的改进是，所述第一氧化层和所述第二氮化硅层在形成所述局部场氧化层后被去除。

进一步的改进是，在所述源区的接触孔的底部形成有和所述源区导电类型相反的接触掺杂区，所述接触掺杂区和所述接触孔的金属形成欧姆接触。

进一步的改进是，所述栅介质层为栅氧化层。

为解决上述技术问题，本发明提供的沟槽栅MOSFET的制造方法包括如下步骤：

步骤一、在硅衬底表面依次形成由第一氧化层和第二氮化硅层组成的硬掩膜。