[发明专利]晶片堆叠封装体及其制造方法

说明书

技术领域

本发明有关于一种封装技术，特别为有关于一种晶片堆叠封装体及其制造方法。

背景技术

一般而言，在完成晶片封装体的制作之后，可将晶片封装体接合于封装部件(例如，中介层或印刷电路板(Printed Circuit Board，PCB))上，且在晶片封装体与封装部件之间形成外部导电结构，以通过外部导电结构将晶片封装体内的导电垫电性连接至封装部件上的电路，进而形成晶片堆叠封装体。

然而，上述外部导电结构使得晶片堆叠封装体的整体尺寸增加，而无法进一步缩小晶片堆叠封装体的尺寸。

因此，有必要寻求一种新颖的晶片堆叠封装体及其制造方法，其能够解决或改善上述的问题。

发明内容

本发明提供一种晶片堆叠封装体，包括：至少一第一基底，其具有一第一侧及相对的一第二侧，且包括位于第一基底内且邻接其一侧边的一凹口、以及设置于第一基底上且延伸至凹口的一底部的多个重布线层；至少一第二基底，设置于第一基底的第一侧；多个焊线，对应设置于凹口内的重布线层上，且延伸至第二基底上；以及至少一装置基底，设置于第一基底的第二侧。

本发明还提供一种晶片堆叠封装体的制造方法，包括：提供至少一第一基底，至少一第一基底具有一第一侧及相对的一第二侧，且包括位于第一基底内且邻接其一侧边的一凹口、以及设置于第一基底上且延伸至凹口的一底部的多个重布线层；在第一基底的第一侧提供至少一第二基底；在凹口内的重布线层上对应形成多个焊线，并延伸至第二基底上；以及在第一基底的第二侧提供至少一装置基底。

本发明可有效降低晶片堆叠封装体的整体尺寸。

附图说明

图1A至1C是绘示出根据本发明一实施例的晶片堆叠封装体的第一基底的制造方法的剖面示意图。

图2是绘示出本发明另一实施例的晶片堆叠封装体的第一基底的剖面示意图。

图3至7是绘示出本发明各种实施例的晶片堆叠封装体的第一基底的平面示意图。

图8是绘示出本发明一实施例的晶片堆叠封装体的剖面示意图。

图9是绘示出本发明另一实施例的晶片堆叠封装体的剖面示意图。

其中，附图中符号的简单说明如下：

100 第一基底；

100a、300a、400a、500a 上表面；

101、102、103、104 侧边；

110 晶片区；

120 切割道区；

140 第三导电垫；

150、340、440 钝化保护层；

200 凹口；

220 重布线层；

220a 扩大部；

300 装置基底；

300b 下表面；

310 第一导电垫；

320、420 绝缘层；

330、430 导电层；

350 第一导电结构；

360 焊线；

400 第二基底；

410 第四导电垫；

450 第二导电结构；

500 第三基底；

510 第二导电垫；

H 高度。

具体实施方式

以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。