[发明专利]DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法

权利要求书

1.DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法，其特征在于，它是通过以下方式实现的：

FPGA中的写下降沿检测逻辑模块对DSP的写信号进行检测，DSP通过位宽逻辑转换对要写入外设的地址和要写入的数据进行位宽转换处理，并对写寄存器的写使能输出信号赋值为1，实现DSP对FPGA内AVALON总线上外设的写时序转换；

FPGA中的读下降沿检测逻辑模块对DSP的读信号进行检测，DSP通过位宽逻辑转换对要读模块的16位地址进行位宽转换处理，并对读寄存器的读使能信号o_read和FPGA的waitrequest进行实时检测，实现DSP对FPGA内AVALON总线上外设的读时序转换。

2.根据权利要求1所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法，其特征在于，实现DSP对FPGA内AVALON总线上外设的写时序转换的过程具体为：FPGA中的写下降沿检测逻辑模块检测到DSP的写信号WE的下降沿，同时片选DSP的片选信号CS有效、地址线EA[16]为1，

DSP将要写入外设的地址与要写入的数据送入写寄存器，经过位宽转换逻辑转换为16位的地址、数据为32位的地址o_address和数据o_writedata，同时将写使能输出信号o_write赋值为1，从而实现了DSP对FPGA内AVALON总线上外设的写控制；

位宽逻辑转换的过程具体为：

通过地址线EA[1:0]和EA[16]和片选CS控制位宽转换，通过写操作对高/低位选择，并对高16位地址和高16位数据进行赋值，再根据DSP的发送的读写命令进行读写操作；

当DSP进行读操作时，通过avalon_ctl[4]的值对AVALON外设传入数据锁存器的数据进行判断读取，具体为判断读取高16位数据还是低16为数据；当DSP进行写操作时，将DSP正常写入的地址和数据分别作为低16位有效位，再和之前已经赋值的地址address[15:0]和数据writedata[15:0]依次拼接后作为输出给AVALON总线的地址o_address[31:0]和数据o_writedata[31:0]，从而实现DSP与AVALON总线读写转换过程中的位宽逻辑转换。

3.根据权利要求1所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法，其特征在于，所述实现DSP对FPGA内AVALON总线上外设的读时序转换的过程具体为：FPGA中的读下降沿检测逻辑模块检测到DSP的读信号RD的下降沿，同时片选DSP的片选信号CS有效、地址线EA[16]为1，

DSP将要读模块的16位地址EA送给读寄存器，经过位宽逻辑转换为32位的地址o_address，再将读使能输出信号o_read赋值为1，

对应地址的AVALON从外设收到读有效信号后，若能在第一周期内提供读数据readdata， AVALON交换结构在下一个clk上升沿之前发出waitrequest，等待读取数据的DSP的输出使能管脚OE与逻辑桥片选信号CS_Avalon使FPGA内的AVALON至EMIF数据锁存逻辑工作，实时检测到读使能信号o_read和waitrequest，当有相应的读数据上传时，AVALON至EMIF数据锁存逻辑后会将外设发来的读数据readdata送至EMIF数据锁存器，然后经由EMIF总线送至DSP，通过发送地址与接收读取数据两个过程实现了DSP的EMIF读时序向AVALON主端口读时序的转换，从而实现了DSP对FPGA内AVALON总线上外设的读控制。

4.根据权利要求1或3所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法，其特征在于，所述位宽逻辑转换的过程具体为：

通过地址线EA[1:0]和EA[16]和片选CS控制位宽转换，通过写操作对高/低位选择，并对高16位地址和高16位数据进行赋值，再根据DSP的发送的读写命令进行读写操作；

当DSP进行读操作时，通过avalon_ctl[4]的值对AVALON外设传入数据锁存器的数据进行判断读取，具体为判断读取高16位数据还是低16为数据；当DSP进行写操作时，将DSP正常写入的地址和数据分别作为低16位有效位，再和之前已经赋值的地址address[15:0]和数据writedata[15:0]依次拼接后作为输出给AVALON总线的地址o_address[31:0]和数据o_writedata[31:0]，从而实现DSP与AVALON总线读写转换过程中的位宽逻辑转换。