[发明专利]占空比校准电路

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种占空比校准电路。

背景技术

随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断的提高。时钟的占空比是时钟性能中一个比较重要的性能指标。占空比(Duty Cycle)通常指在一串理想的脉冲周期序列中，正脉冲的持续时间与脉冲周期的比值。如：占空比为50％则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。就目前而言，50％的占空比对数据的传输较有利，也是系统稳定工作的必要条件之一。例如：对于双倍速率同步动态随机存储器(DDR-SDRAN，Double Date Synchronous Dynamic Random Access Memory)而言，其是一个时钟周期内传输两次数据，即在时钟的上升沿和下降沿各传输一次数据，因此，时钟占空比达到50％就显得尤为重要。

在实际应用场合中，由于需要较高的频率和严格的同步，系统时钟一般通过时钟数据恢复电路(CDR，Clock and Date Recovery)，锁相环(PLL，Phase-LockLoop)或延迟锁相环(DLL，Delay-Locked Loop)来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经倍率、同步后产生的时钟往往不能保证50％的占空比。此外，即使产生的时钟占空比为严格的50％，在之后的时钟信号的传输过程中，由于传输链路中存在的系统及工艺偏差，占空比也会发生失调，且在频率较高的情况下，占空比的失调甚至可以使得时钟信号不能正常翻转，因此导致严重的时序错误。故除了对PLL，DLL产生的系统时钟的占空比进行调整外，也需要对输入时钟的占空比进行调整。

占空比校准电路广泛应用于需要50％占空比的数字模拟电路中，这些电路需要同时用到输入时钟的上升沿和下降沿，例如DDR-SDRAM，Half-rate CDR，DLL和PLL等。通常占空比校准电路分为数字占空比校准和模拟占空比校准两类。数字占空比校准电路存在校准范围小的问题。模拟占空比校准电路通常需要积分器和大电容，存在面积大和校准时间长的问题。

如图1所示，现有的占空比校准电路，CKin为输入信号，Ckout为经过调整后的信号。具体地，现有的占空比校准电路通过环形振荡器RO(Ring OScillator)和电荷泵CP2对电容C2充放电，产生代表50％脉宽的参考电压Vref。输入信号CKin经过脉宽调整电路100后得到调整后的信号CKout，该信号CKout被另一电荷泵CP1与电容C1检测脉宽，并与参考电压Vref比较。如果Ckout的脉宽小于50％，则延长电容C1充电时间，使电容C1一端的电压VC升高至电压VC＞参考电压Vref，从而使电容C3上的控制电压升高，进而调整脉宽调整电路100，使信号CKout的脉宽增加，如此反复检测、反馈、调整直至信号CKout的脉宽为50％，该模拟的方式需要用到三个电容C1、C2、C3，面积较大，且校准需要用到积分器，校准时间较长。

发明内容

本发明提供一种占空比校准电路，以解决现有技术中占空比校准电路面积大、校准时间长的问题。

为解决上述技术问题，本发明提供一种占空比校准电路，包括：信号选择电路，环形振荡电路以及双向计数电路，其中：信号选择电路，输入第一时钟信号，输出第二时钟信号；环形振荡电路，输入所述第二时钟信号，输出第三时钟信号和第四时钟信号；双向计数电路，输入第二、第三、第四时钟信号，输出控制信号至信号选择电路。

作为优选，所述信号选择电路包括多路模拟开关、延时单元和第一与门；其中，所述多路模拟开关，用于选择第一时钟信号的极性，输出占空比大于50％的第一时钟信号；延时单元，输入占空比大于50％的第一时钟信号，输出延迟信号；第一与门，一输入端输入占空比大于50％的第一时钟信号，另一输入端输入延迟信号，输出第二时钟信号。

作为优选，所述延时单元采用可调延时单元。

作为优选，所述信号选择电路还包括累加器，所述累加器的一输入端连接至双向计数电路的输出端，另一输入端输入所述第二时钟信号，所述累加器的输出端连接至延时单元的输入端。

作为优选，所述第一时钟信号分两路，一路直接输入到所述多路模拟开关的输入端，另一路通过反相器反相后输入到所述多路模拟开关的输入端。

作为优选，所述环形振荡电路包括：第一振荡电路和第二振荡电路，其中，第一振荡电路，输入第二时钟信号，输出第三时钟信号；第二振荡电路，输入第二时钟信号，输出第四时钟信号。